eda課程設(shè)計--eda課程設(shè)計實驗報告(完整版)
【正文】 大值清零 ELSE tmp:=tmp+1。 ARCHITECTURE behave OF icrs ISBEGINPROCESS(clk,reset)VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0)。計數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。此方案設(shè)計簡便、節(jié)約制作元件和成本、控制簡便等優(yōu)點，因此作為波形函數(shù)輸出控制方式。由此可確定系統(tǒng)的總體原理框圖為：波形發(fā)生模塊時鐘clk復(fù)位reset波形輸出選擇模塊三、方案選擇波形函數(shù)發(fā)生方案對比選擇波形函數(shù)發(fā)生是本設(shè)計的最重要的部分，實現(xiàn)函數(shù)發(fā)生的途徑也有很多，因此必須選擇一種易于實現(xiàn)且精度高的方案，以此來提高本設(shè)計的實用性。EDA課程設(shè)計實驗報告 裝訂線EDA課程設(shè)計實驗報告學(xué) 院 信息工程學(xué)院專 業(yè) 通信工程 學(xué) 號 姓 名 任課教師 2013年 10 月30 日一、FPGA簡介隨著基于FPGA的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動控制及計算機(jī)等領(lǐng)域的重要性日益突出。本信號發(fā)生器利用在系統(tǒng)編程技術(shù)和FPGA芯片產(chǎn)生。四、系統(tǒng)細(xì)化框圖通過以上各個模塊的分析最終確定函數(shù)信號發(fā)生器系統(tǒng)的最終整體的原理框圖為：波形選擇模塊遞增斜波模塊遞減斜波模塊三角波模塊階梯波模塊正弦波模塊方波模塊時鐘clk復(fù)位reset波形選擇開關(guān)D/A轉(zhuǎn)換器系統(tǒng)時鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過D/A轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號（由FPGA輸出）變成了相應(yīng)模擬的信號波形。從仿真波形圖也能看出這種變化規(guī)律。BEGINIF reset=39。 遞增運算 END IF。計數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。ARCHITECTURE behave OF dcrs ISBEGINPROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 遞減到0置最大值ELSE tmp:=tmp1。圖3 三角波模塊仿真圖程序設(shè)計的是reset復(fù)位信號為0時輸出為0，無對應(yīng)的波形產(chǎn)生。end delta。139。 ELSE IF tmp =00000001 THENtmp:=00000000。 END PROCESS。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。EVENT AND clk=39。 ELSEtmp:=tmp+16。q=tmp。正弦波的頻率取決于讀取數(shù)據(jù)的速度。END sin_rom。 operation_mode : STRING。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。entity t is 定義計數(shù)器的實體 port(clk: in std_logic。039。 賦值，輸出 end process 。 ENTITY square ISPORT(clk,clr:IN STD_LOGIC。039。 對內(nèi)部a變量取反，a變化已啟動進(jìn)程END PROCESS。139。輸出波形選擇模塊波形選擇模塊是一個設(shè)計位6選1的數(shù)據(jù)選擇器，其中sel為波形數(shù)據(jù)選擇端口，d0～d5為8位二進(jìn)制輸入端口，q為8位二進(jìn)制輸出端口。 ARCHITECTURE behave OF ch61a ISBEGINPROCESS(sel)BEGINCASE sel ISWHEN000=q=d0。 END PROCESS。（5）第五次sel的值設(shè)為4，其輸出的波形是正弦波，從圖中可以看出，輸出的數(shù)據(jù)的變化規(guī)律是正弦規(guī)律。八、心得體會一個學(xué)期的EDA學(xué)習(xí)，使我獲益良多。但這些內(nèi)容掌握的程度還不深入，要想能夠融會貫通必須用更多的時間去深入學(xué)習(xí)。（7）當(dāng)設(shè)置為其他值時無波形輸出七、設(shè)計結(jié)論本設(shè)計
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