【正文】 通過仿真驗證后，可以用相應的工具將設計映射成不同的工藝(如MOS，CMOS等)。這使得VHDL成為唯一被IEEE標準化的HDL語言，這標志著 VHDL被電子系統(tǒng)設計行業(yè)普遍接收并推廣為標準的HDL語言。第五章 大規(guī)模集成電路硬件描述語言 （VHDL）80年代以來，采用計算機輔助設計 CAD技術設計硬件電路在全世界范圍得到了普及和應用。許多公司因而紛紛使自己的開發(fā)工具與VHDL兼容。這樣，工藝更新時，就無須修改程序，只須修改相應的映射工具即可。實體用于描述系統(tǒng)內部的結構和行為；包存放各設計模塊都能共享的數據類型、常數和子程序等；配置用于從庫中選取所需單元來支持系統(tǒng)的不同設計，即對庫的使用；庫可由用戶生成或ASIC芯片制造商提供，以便共享。 The entity declaration entity Half_adder is port ( X Half_ Sum X: in Bit 。 end process 。 Carry_out : out Bit ) 。 Carry : out Bit ) 。 end structure 。 ④ 由ponent ... end ponent 。類屬語句的一般形式為： generic(類屬參數名:子類型名[:=初始值]) 例如，在二選一電路的描述中的 generic(m：time:=1ns)指定了結構體內延時m的值為 lns。 結構體的一般結構描述如下： Architecture 結構體名 of 實體名 is [說明語句；] begin [并行處理語句；] end [結構體名]；說明：① 結構體的名稱應是該結構體的唯一名稱，of后緊跟的實體名表明了該結構體所對應的是哪一個實體。包括block語句process語句Procedure調用語句assert語句assignment語句generate語句| ponent instance語句有關這部分語句的詳情也會在后面幾節(jié)中介紹。為了提供一組可被多個設計實體共享的類型、常量和子程序說明，VHDL提供了包(Package)。包說明可定義數據類型,給出函數的調用說明，而在包體中才具體的描述實現該函數功能的語句（即函數定義）和數據的賦值。這部分內容只對包說明(即第一段)可見。 配置語句的一般形式為： configuration 配置名 of實體名 is [配置說明部分： use子句或 attribute 定義；] [語句說明；]end [配置名]；配置語句根據不同情況，其語句說明有繁有簡，以下以一個微處理器的配置為例作一些簡要說明。 為元件ALU選擇標準庫TTL中的配置SN74LSl81； for Ml,M2：MUX use entity Multiplex4(Behavior)； end for。庫由庫元組成，庫元是可以獨立編譯的VHDL結構。 Library的說明總是放在設計單元的最前面，其一般形式為：Library庫名；接著用 use子句使庫中的包和包中的項可見。library IEEE。所謂自上而下的設計方法，即先將要設計的硬件系統(tǒng)(如微處理器mp)看成一個頂部模塊，對應于VHDL程序中的一個設計實體(entity mp)；然后按一定的標準(如功能)將該系統(tǒng)分成多個子模塊，見圖53?！?an architecture of mp； architecture struct_view of mp is ponent mcu port(．．．)； end ponent；ponent alu port(．．．)； end ponent；ponent bcu port(．．．)； end ponent；ponent bsu port(．．．)； end ponent；ponent miu port(．．．)； end ponent；ponent rfu port(．．．)； end ponent；begin l—1： mcu port map(．．．)； 1—2： alu port map(．．．)； 1—3： bcu port map(．．．)； 1—4： bsu port map(.．．)； 1—5： miu port map(．．．)； 1—6： rfu port map(．．．)；end struct_view。 end for。 167。3) 三種對象的含義和說明場合不同，見表5—2。 signal ground ：Bit：=‘0’；變量和信號的區(qū)別1)物理意義不同。如 temp3：= temp1 + temp2 after l0ns，是非法的。后兩種Access和 File類型在具體使用時，可以查閱有關手冊。在VHDL中已預定義的整數范圍是(2311)~(2311)；*1038 ~ *1038。um = 1000nm。② 次級單位是一個整數乘以基本單位。復合類型復合類型即其值可分成更小對象的類型。 例如: type bank is record 定義一個bank記錄 r0： integer。值得注意的是連接運算符用于位的連接，如signal temp_b： bit_vector(3 downto 0)；signal en： bit:= 1； amp。行為描述的基本語句是進程語句，結構描述的基本語句是元件實例化語句。順序描述語句有以下幾種： wait語句、斷言（assert)語句、信號賦值語句、變量賦值語句、過程調用、if語句、 Case語句、循環(huán)語句(loop)、next語句、 exit語句、 return語句、 null語句。 下面逐一介紹這些順序描述語句：wait語句 進程在仿真進行中的兩個狀態(tài)激活、暫停的變化受 wait語句控制。例如，在RS觸發(fā)器的行為描述程序中，條件not( s =‘l’and r = ‘1’)為真，即 s和r不同時為1時，系統(tǒng)不出錯，跳過assert語句；反之，當條件為假，即s和r同時為1時，則執(zhí)行assert語句。如RS觸發(fā)器程序中，q= Last_state after 2ns。 case語句的一般形式是： case 表達式 is when 條件表達式1 =＞ 順序處理語句 when 條件表達式2 =＞ 順序處理語句 . . .end case。i:=1。進程語句前面已多次提到。每個模塊的行為分別用 block語句來描述: architecture cpu_blc of cpu is signal ibus，dbus： Bit_vector(31 downto O)； begin a1u： block signal qbus： Bit_vector(31 downto 0)； begin… 并發(fā)語句 end block alu。 q ＜＝ i0 when sel＝“00” else i1 when sel＝“01” else i2 when sel＝“10” else i3 when sel =“11”； end rtl；由此可見，條件信號賦值語句相當于一個帶有if語句的進程。 Outputs : out Bit_vector (1 to 8 ) ) 。 上述倒數第三行的端口映射方式稱為 位置映射,它將第一個實際端口Inputs( I ) 與元件說明中的第一個局部端口I1建立聯系, 而將第二個實際端口outputs( I ) 與第二個局部端口O1建立聯系。本節(jié)以交通燈控制器的行為級設計為例，說明VHDL程序的設計方法。產生接口，完成實體說明這一步用于在設計實體的實體說明部分中定義系統(tǒng)的輸入輸出。表54交通燈控制器狀態(tài)轉換表狀 態(tài)輸 出Highway_light輸 出Farmload_light輸 入(time_out表示超過限定的延遲時間)后繼狀態(tài)Highway_light_greenGreen RedCar_on_farmload =1And time_out_long =1Highway_light_yellowHighway_light_yellowYellowRedTime_out_short =1farmload_light_greenFarmload_light_greenRedGreenCar_on_farmload =0or time_out_long =1farmload_light_yellowfarmload_light_yellowredyellowTime_out_short =1Highway_light_green為了確定一個新狀態(tài)應保持多長時間，系統(tǒng)必須包含一個時間指示器(見結構體中最后一個進程)。 present_state = farmload_1ight_yellow； end if 。 Farmload_light_set: With Present_state selectfarmload_1ight = green when farmload_ligh_green。要求熟悉VHDL語言的基本語法，熟悉VHDL編譯器（本實驗采用ACTIVEVHDL）的使用。通過ACTIVEVHDL的編譯。Red when Highway_light_green or Highway_light_yellow。 present_state = Highway_1ight_green； end if 。所以需要三個信號為計數器提供輸入輸出，它們在結構體中命名為 start_timer，time_out_long,time_out_short。因為當發(fā)現小路上有車時，系統(tǒng)就作出反應，所以系統(tǒng)需要一個輸入，稱Car_ on_farmload,它是布爾量。本例中，交通燈控制器需要經歷四個狀態(tài)：1) (穩(wěn)態(tài))HL=綠，FL＝紅；當小路上有汽車，且公路上的交通燈為綠的時間達到了限定時間(1ong_time)，則HL=黃，FL不變，仍為紅色。167。 architecture Invert_8 of Invert_8 is ponent Inverter port ( I1 : Bit 。其形式為：with 表達式 select 目的信號量 = 表達式1 when條件1； 表達式2 when條件2； 表達式n when條件n； 例如，上例中的條件信號賦值語句可以用選擇信號賦值語句代替： with sel select q＜= i0 when“00”。并發(fā)信號賦值語句并發(fā)信號賦值語句的一般形式，同順序執(zhí)行語句的信號賦值語句：目的信號量＜＝敏感信號量表達式；信號賦值語句在進程外(但仍在結構體中)使用時，作為并發(fā)語句形式存在；在進程內使用時，作為順序執(zhí)行語句形式存在。② 進程說明部分用于對進程中用到的數據類型、子程序加以說明。 i:＝i + 1。例如， RS觸發(fā)器程序中的 if語句又可以寫為： Case s＆r is when 00 ＝＞ Last_state := Last_state。② 右邊的表達式，可以是變量、信號或字符常量，如Last_state：=‘0’。例如，在RS觸發(fā)器的行為描述中，report“Both s and r equal to 1”說明出現了 RS觸發(fā)器的r和s同時為1的錯誤。 當信號名表中任一信號發(fā)生變化時，進程結束暫停狀態(tài)，被激活；wait until 條件。 architecture behavior of SRFF is begin process variable Last_state：bit：=‘0’。行為描述方式用于系統(tǒng)數學模型或系統(tǒng)工作原理的仿真，而結構描述方式用于進行多層次的結構設計，能做到與電原理圖的一一對應，可以進行邏輯綜合。53 VHDL結構體的描述方式 研究微電子器件的兩個基本問題是它的執(zhí)行功能和邏輯功能。 記錄的使用：signal r_bank： bank。1）數組類型（Array） 數組是類型相同的數據集合在一起所形成的新的數據類型，它可以是一維的、二維的或多維的。 ms = 1000 us。cm = 10mm。自定義整型或浮點型的一般形式是： Type 數據類型 is 原數據類型名 約束范圍；其中，“約束范圍”用“range邊界1 to/downto邊界2”表示。標量分整型(integer)、浮點型(float)、物理量型(physics)、枚舉型(Enumeration)。從上面幾點不難看出，將變