【正文】 通過仿真驗(yàn)證后，可以用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝(如MOS，CMOS等)。這使得VHDL成為唯一被IEEE標(biāo)準(zhǔn)化的HDL語言，這標(biāo)志著 VHDL被電子系統(tǒng)設(shè)計(jì)行業(yè)普遍接收并推廣為標(biāo)準(zhǔn)的HDL語言。第五章 大規(guī)模集成電路硬件描述語言 （VHDL）80年代以來，采用計(jì)算機(jī)輔助設(shè)計(jì) CAD技術(shù)設(shè)計(jì)硬件電路在全世界范圍得到了普及和應(yīng)用。許多公司因而紛紛使自己的開發(fā)工具與VHDL兼容。這樣，工藝更新時(shí)，就無須修改程序，只須修改相應(yīng)的映射工具即可。實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等；配置用于從庫中選取所需單元來支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫的使用；庫可由用戶生成或ASIC芯片制造商提供，以便共享。 The entity declaration entity Half_adder is port ( X Half_ Sum X: in Bit 。 end process 。 Carry_out : out Bit ) 。 Carry : out Bit ) 。 end structure 。 ④ 由ponent ... end ponent 。類屬語句的一般形式為： generic(類屬參數(shù)名:子類型名[:=初始值]) 例如，在二選一電路的描述中的 generic(m：time:=1ns)指定了結(jié)構(gòu)體內(nèi)延時(shí)m的值為 lns。 結(jié)構(gòu)體的一般結(jié)構(gòu)描述如下： Architecture 結(jié)構(gòu)體名 of 實(shí)體名 is [說明語句；] begin [并行處理語句；] end [結(jié)構(gòu)體名]；說明：① 結(jié)構(gòu)體的名稱應(yīng)是該結(jié)構(gòu)體的唯一名稱，of后緊跟的實(shí)體名表明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪一個(gè)實(shí)體。包括block語句process語句Procedure調(diào)用語句assert語句assignment語句generate語句| ponent instance語句有關(guān)這部分語句的詳情也會(huì)在后面幾節(jié)中介紹。為了提供一組可被多個(gè)設(shè)計(jì)實(shí)體共享的類型、常量和子程序說明，VHDL提供了包(Package)。包說明可定義數(shù)據(jù)類型,給出函數(shù)的調(diào)用說明，而在包體中才具體的描述實(shí)現(xiàn)該函數(shù)功能的語句（即函數(shù)定義）和數(shù)據(jù)的賦值。這部分內(nèi)容只對(duì)包說明(即第一段)可見。 配置語句的一般形式為： configuration 配置名 of實(shí)體名 is [配置說明部分： use子句或 attribute 定義；] [語句說明；]end [配置名]；配置語句根據(jù)不同情況，其語句說明有繁有簡，以下以一個(gè)微處理器的配置為例作一些簡要說明。 為元件ALU選擇標(biāo)準(zhǔn)庫TTL中的配置SN74LSl81； for Ml,M2：MUX use entity Multiplex4(Behavior)； end for。庫由庫元組成，庫元是可以獨(dú)立編譯的VHDL結(jié)構(gòu)。 Library的說明總是放在設(shè)計(jì)單元的最前面，其一般形式為：Library庫名；接著用 use子句使庫中的包和包中的項(xiàng)可見。library IEEE。所謂自上而下的設(shè)計(jì)方法，即先將要設(shè)計(jì)的硬件系統(tǒng)(如微處理器mp)看成一個(gè)頂部模塊，對(duì)應(yīng)于VHDL程序中的一個(gè)設(shè)計(jì)實(shí)體(entity mp)；然后按一定的標(biāo)準(zhǔn)(如功能)將該系統(tǒng)分成多個(gè)子模塊，見圖53?！?an architecture of mp； architecture struct_view of mp is ponent mcu port(．．．)； end ponent；ponent alu port(．．．)； end ponent；ponent bcu port(．．．)； end ponent；ponent bsu port(．．．)； end ponent；ponent miu port(．．．)； end ponent；ponent rfu port(．．．)； end ponent；begin l—1： mcu port map(．．．)； 1—2： alu port map(．．．)； 1—3： bcu port map(．．．)； 1—4： bsu port map(.．．)； 1—5： miu port map(．．．)； 1—6： rfu port map(．．．)；end struct_view。 end for。 167。3) 三種對(duì)象的含義和說明場合不同，見表5—2。 signal ground ：Bit：=‘0’；變量和信號(hào)的區(qū)別1)物理意義不同。如 temp3：= temp1 + temp2 after l0ns，是非法的。后兩種Access和 File類型在具體使用時(shí)，可以查閱有關(guān)手冊。在VHDL中已預(yù)定義的整數(shù)范圍是(2311)~(2311)；*1038 ~ *1038。um = 1000nm。② 次級(jí)單位是一個(gè)整數(shù)乘以基本單位。復(fù)合類型復(fù)合類型即其值可分成更小對(duì)象的類型。 例如: type bank is record 定義一個(gè)bank記錄 r0： integer。值得注意的是連接運(yùn)算符用于位的連接，如signal temp_b： bit_vector(3 downto 0)；signal en： bit:= 1； amp。行為描述的基本語句是進(jìn)程語句，結(jié)構(gòu)描述的基本語句是元件實(shí)例化語句。順序描述語句有以下幾種： wait語句、斷言（assert)語句、信號(hào)賦值語句、變量賦值語句、過程調(diào)用、if語句、 Case語句、循環(huán)語句(loop)、next語句、 exit語句、 return語句、 null語句。 下面逐一介紹這些順序描述語句：wait語句 進(jìn)程在仿真進(jìn)行中的兩個(gè)狀態(tài)激活、暫停的變化受 wait語句控制。例如，在RS觸發(fā)器的行為描述程序中，條件not( s =‘l’and r = ‘1’)為真，即 s和r不同時(shí)為1時(shí)，系統(tǒng)不出錯(cuò)，跳過assert語句；反之，當(dāng)條件為假，即s和r同時(shí)為1時(shí)，則執(zhí)行assert語句。如RS觸發(fā)器程序中，q= Last_state after 2ns。 case語句的一般形式是： case 表達(dá)式 is when 條件表達(dá)式1 =＞ 順序處理語句 when 條件表達(dá)式2 =＞ 順序處理語句 . . .end case。i:=1。進(jìn)程語句前面已多次提到。每個(gè)模塊的行為分別用 block語句來描述: architecture cpu_blc of cpu is signal ibus，dbus： Bit_vector(31 downto O)； begin a1u： block signal qbus： Bit_vector(31 downto 0)； begin… 并發(fā)語句 end block alu。 q ＜＝ i0 when sel＝“00” else i1 when sel＝“01” else i2 when sel＝“10” else i3 when sel =“11”； end rtl；由此可見，條件信號(hào)賦值語句相當(dāng)于一個(gè)帶有if語句的進(jìn)程。 Outputs : out Bit_vector (1 to 8 ) ) 。 上述倒數(shù)第三行的端口映射方式稱為 位置映射,它將第一個(gè)實(shí)際端口Inputs( I ) 與元件說明中的第一個(gè)局部端口I1建立聯(lián)系, 而將第二個(gè)實(shí)際端口outputs( I ) 與第二個(gè)局部端口O1建立聯(lián)系。本節(jié)以交通燈控制器的行為級(jí)設(shè)計(jì)為例，說明VHDL程序的設(shè)計(jì)方法。產(chǎn)生接口，完成實(shí)體說明這一步用于在設(shè)計(jì)實(shí)體的實(shí)體說明部分中定義系統(tǒng)的輸入輸出。表54交通燈控制器狀態(tài)轉(zhuǎn)換表狀 態(tài)輸 出Highway_light輸 出Farmload_light輸 入(time_out表示超過限定的延遲時(shí)間)后繼狀態(tài)Highway_light_greenGreen RedCar_on_farmload =1And time_out_long =1Highway_light_yellowHighway_light_yellowYellowRedTime_out_short =1farmload_light_greenFarmload_light_greenRedGreenCar_on_farmload =0or time_out_long =1farmload_light_yellowfarmload_light_yellowredyellowTime_out_short =1Highway_light_green為了確定一個(gè)新狀態(tài)應(yīng)保持多長時(shí)間，系統(tǒng)必須包含一個(gè)時(shí)間指示器(見結(jié)構(gòu)體中最后一個(gè)進(jìn)程)。 present_state = farmload_1ight_yellow； end if 。 Farmload_light_set: With Present_state selectfarmload_1ight = green when farmload_ligh_green。要求熟悉VHDL語言的基本語法，熟悉VHDL編譯器（本實(shí)驗(yàn)采用ACTIVEVHDL）的使用。通過ACTIVEVHDL的編譯。Red when Highway_light_green or Highway_light_yellow。 present_state = Highway_1ight_green； end if 。所以需要三個(gè)信號(hào)為計(jì)數(shù)器提供輸入輸出，它們在結(jié)構(gòu)體中命名為 start_timer，time_out_long,time_out_short。因?yàn)楫?dāng)發(fā)現(xiàn)小路上有車時(shí)，系統(tǒng)就作出反應(yīng)，所以系統(tǒng)需要一個(gè)輸入，稱Car_ on_farmload,它是布爾量。本例中，交通燈控制器需要經(jīng)歷四個(gè)狀態(tài)：1) (穩(wěn)態(tài))HL=綠，F(xiàn)L＝紅；當(dāng)小路上有汽車，且公路上的交通燈為綠的時(shí)間達(dá)到了限定時(shí)間(1ong_time)，則HL=黃，F(xiàn)L不變，仍為紅色。167。 architecture Invert_8 of Invert_8 is ponent Inverter port ( I1 : Bit 。其形式為：with 表達(dá)式 select 目的信號(hào)量 = 表達(dá)式1 when條件1； 表達(dá)式2 when條件2； 表達(dá)式n when條件n； 例如，上例中的條件信號(hào)賦值語句可以用選擇信號(hào)賦值語句代替： with sel select q＜= i0 when“00”。并發(fā)信號(hào)賦值語句并發(fā)信號(hào)賦值語句的一般形式，同順序執(zhí)行語句的信號(hào)賦值語句：目的信號(hào)量＜＝敏感信號(hào)量表達(dá)式；信號(hào)賦值語句在進(jìn)程外(但仍在結(jié)構(gòu)體中)使用時(shí)，作為并發(fā)語句形式存在；在進(jìn)程內(nèi)使用時(shí)，作為順序執(zhí)行語句形式存在。② 進(jìn)程說明部分用于對(duì)進(jìn)程中用到的數(shù)據(jù)類型、子程序加以說明。 i:＝i + 1。例如， RS觸發(fā)器程序中的 if語句又可以寫為： Case s＆r is when 00 ＝＞ Last_state := Last_state。② 右邊的表達(dá)式，可以是變量、信號(hào)或字符常量，如Last_state：=‘0’。例如，在RS觸發(fā)器的行為描述中，report“Both s and r equal to 1”說明出現(xiàn)了 RS觸發(fā)器的r和s同時(shí)為1的錯(cuò)誤。 當(dāng)信號(hào)名表中任一信號(hào)發(fā)生變化時(shí)，進(jìn)程結(jié)束暫停狀態(tài)，被激活；wait until 條件。 architecture behavior of SRFF is begin process variable Last_state：bit：=‘0’。行為描述方式用于系統(tǒng)數(shù)學(xué)模型或系統(tǒng)工作原理的仿真，而結(jié)構(gòu)描述方式用于進(jìn)行多層次的結(jié)構(gòu)設(shè)計(jì)，能做到與電原理圖的一一對(duì)應(yīng)，可以進(jìn)行邏輯綜合。53 VHDL結(jié)構(gòu)體的描述方式 研究微電子器件的兩個(gè)基本問題是它的執(zhí)行功能和邏輯功能。 記錄的使用：signal r_bank： bank。1）數(shù)組類型（Array） 數(shù)組是類型相同的數(shù)據(jù)集合在一起所形成的新的數(shù)據(jù)類型，它可以是一維的、二維的或多維的。 ms = 1000 us。cm = 10mm。自定義整型或浮點(diǎn)型的一般形式是： Type 數(shù)據(jù)類型 is 原數(shù)據(jù)類型名 約束范圍；其中，“約束范圍”用“range邊界1 to/downto邊界2”表示。標(biāo)量分整型(integer)、浮點(diǎn)型(float)、物理量型(physics)、枚舉型(Enumeration)。從上面幾點(diǎn)不難看出，將變