【文章內(nèi)容簡介】 OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。END adram。 試用例化語句，對整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述library ieee。use 。entity daco is port ( clk, tclr, status : in std_logic。 addata : in std_logic_vector (11 downto 0)。 rdaddr : in std_logic_vector (9 downto 0)。 cs, ce, a0, rc, k12_8 : out std_logic。 rddata : out std_logic_vector (11 downto 0) )。end daco。architecture one of daco is ponent control is port ( addata : in std_logic_vector (11 downto 0)。 status, clk : in std_logic。 cs, ce, a0, rc, k12_8, clkinc : out std_logic。 rddata : out std_logic_vector (11 downto 0) )。 end ponent。 ponent addr_t is port ( clkinc, tclr : in std_logic。 wraddr : out std_logic_vector (9 downto 0) )。 end ponent。 ponent adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 讀地址 wren : IN STD_LOGIC := 39。139。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。 END ponent。 signal rds : std_logic_vector (11 downto 0)。 signal clkinc : std_logic。 signal wraddr : std_logic_vector (9 downto 0)。begin u1 : control port map (addata = addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata = rds)。 u2 : addr_t port map (clkinc = clkinc, tclr = tclr, wraddr = wraddr)。 u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 39。139。, q = rddata)。end one。 華北航天工業(yè)學(xué)院試題課程名稱：可編程器件EDA技術(shù)與實(shí)踐 試卷種類：期末考試（A）卷，共5頁 班級： 姓名： 學(xué)號： 成績：———————————————————————————————一二三四五（20分）1． CPLD的基本結(jié)構(gòu)看成由 、 、和 等三部分組成。2．圖形文件的擴(kuò)展名是 ，仿真通道文件的擴(kuò)展名是 ，波形文件的擴(kuò)展名是 ，使用VHDL語言，文本設(shè)計(jì)文件的擴(kuò)展名是 。3．VHDL基本結(jié)構(gòu)為. ，.PACKAGE定義區(qū)， ， ，和CONFIGURATION定義區(qū)。4． clk state Q[3..0] 5．結(jié)構(gòu)體的描述方式: 描述、 描述、 描述。6．填出標(biāo)注框中的內(nèi)容LIBRARY ieee。USE 。ENTITY if_case IS PORT ( a, b, c, d : IN Std_Logic。 sel : IN Std_Logic_Vector(1 downto 0)。 y, z : OUT Std_Logic)。END if_case。ARCHITECTURE logic OF if_case ISBEGINif_label: PROCESS(a, b, c, d, sel)BEGINIF sel=00 THEN y = a。ELSIF sel=01 THEN y = b。ELSIF sel=10 THEN y = c。ELSE y = d。END IF。END PROCESS if_label。二、簡答題20分（每題5分）1. 什么是邊界掃描測試技術(shù)?它解決什么問題?1． 簡述MAX+PLUSⅡ的設(shè)計(jì)流程。4．設(shè)計(jì)時(shí)怎樣選擇CPLD和FPGA芯片？三、判斷下列語句是否正確，如有錯(cuò)誤請?jiān)谙鄳?yīng) 上改正。（10分）1．下列程序是用VHDL語言編寫的上升沿控制的D觸發(fā)器（原理圖如下）library ieee； use ； entity dff1 is port(clk,d:in std_logic； 圖 1 Q:out std_logic) end dff1； architecture one of d is begin process begin if clk =39。139。 then Q=d。 end if。 end process。 end d。 四、解釋程序 （30分）要求：1． 解釋帶有下劃線的語句。2． 畫出該程序的引腳示意圖。3． 說明該程序邏輯功能。程序一library ieee。 use 。 ENTITY mux21 is port(a,b,s:in bit。 y:out bit)。 end mux21a。 architecture one of mux21 is begin y=a when s=39。039。 else b。 end one。程序二Library ieee。Use 。Use 。Entity up_down is Port(clk,rst,en,up: in std_logic。 Sum: out std_logic_vector(2 downto 0)。 Cout: out std_logic)。 End。Architecture a of up_down isSignal count: std_logic_vector(2 downto 0)。 Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’)。 Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1。 When others =count=count1。 End case。 End if。 End if。 End process。 Sum=count。 Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’。 End。五、編程題20分（每題10分）l．編寫包含以下內(nèi)容的實(shí)體代碼 端口 D 為12位輸入總線 端口 OE 和 CLK 都是1位輸入 端口 AD 為 12位雙向總線 端口 A為12位輸出總線 端口 INT 是1位輸出 端口 AS 是一位輸出同時(shí)被用作內(nèi)部反饋2．利用MAX+PLUSⅡ庫中元器件D觸發(fā)器（圖形符號見圖1）和與元件例化，完成如下圖所示的電路設(shè)計(jì)。my_designd[11:0]oeclkad[11:0]a[11:0]intas 華北航天工業(yè)學(xué)院試題課程名稱：可編程器件EDA技術(shù)與實(shí)踐 試卷種類：期末考試（A）卷，共5頁 班級： 姓名： 學(xué)號： 成績：———————————————————————————————一二三四五（20分）1． CPLD的基本結(jié)構(gòu)看成由可編程邏輯宏單元、可編程I/O控制模塊和可編程內(nèi)部連線等三部分組成。2．圖形文件的擴(kuò)展名是 GDF ，仿真通道文件的擴(kuò)展名是 SCF ，波形文件的擴(kuò)展名是 WDF，使用VHDL語言，文本設(shè)計(jì)文件的擴(kuò)展名是 .VHD 。3．VHDL基本結(jié)構(gòu)為. USE定義區(qū)，.PACKAGE定義區(qū)， ENTITY定義區(qū)ARCHITECTURE定義區(qū) ，和CONFIGURATION定義區(qū)。4．指出下面圖形中節(jié)點(diǎn)的類型ctrl 輸入 clk 輸入 state 隱含 Q[3..0]輸出5．結(jié)構(gòu)體的描述方式: Structure描述、Date Flow描述、Behavior Process描述。6．填出標(biāo)注框中的內(nèi)容LIBRARY ieee。USE 。ENTITY if_case IS PORT ( a, b, c, d : IN Std_Logic。 sel