【正文】 。END a。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過(guò)_______實(shí)現(xiàn)其邏輯功能。USE 。)。USE 。END bhv。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 21 WHEN 0010 = LED7S = 1011011。 29 END CASE。 d : OUT STD_LOGIC )。試分別回答問(wèn)題下面列出了AD574的控制方式和控制時(shí)序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個(gè)0有效AD574工作時(shí)序：6. 要求AD574工作在12位轉(zhuǎn)換模式，K12_A0在control中如何設(shè)置7. 試畫出control的狀態(tài)機(jī)的狀態(tài)圖8. 對(duì)地址計(jì)數(shù)器模塊進(jìn)行VHDL描述輸入端口：clkinc 計(jì)數(shù)脈沖 tclr 計(jì)數(shù)器情零輸出端口：rdaddr RAM讀出地址，位寬10位9. 根據(jù)狀態(tài)圖，試對(duì)control進(jìn)行VHDL描述10. 已知adram的端口描述如下 ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。P14A. 功能仿真 B. 時(shí)序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)_A___。P274A. 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。039。2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。139。 6END LED7SEG。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 14 END IF。 4 CLK : IN STD_LOGIC。END bmux。 Q = Q1。139。USE 。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過(guò)___A__實(shí)現(xiàn)其邏輯功能。END adram?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。 b : IN STD_LOGIC。 27 WHEN 1000 = LED7S = 1111111。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 6END LED7SEG。139。2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。BEGIN PROCESS (CLK) _______ IF __________________ THEN 邊沿檢測(cè) IF Q1 10 THEN Q1 = (OTHERS = 39。A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。 U3:dff PORT MAP (D=d(3), clk= clk, Q =d(4))。ARCHITECTURE a OF shifter IS COMPONENT dff PORT (D，clk: IN std_logic。 as: BUFFER std_logic)。邏輯功能：是一個(gè)3位增1/減1計(jì)數(shù)器：當(dāng)輸入信號(hào)UP等于1 時(shí)計(jì)數(shù)器增1；當(dāng)輸入信號(hào)UP等于0時(shí)計(jì)數(shù)器減1。 When others =count=count1。Use 。 a，b，s為輸入端口，數(shù)據(jù)類型bit y:out bit)。 end process。entity dff1 is port(clk,d:in std_logic。FPGA芯片采用RAM型編程，功耗低，但掉電后信息不能保存，必須與存儲(chǔ)器聯(lián)用。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號(hào)，或是從引腳或器件核心邏輯信號(hào)中捕獲數(shù)據(jù)。ELSE y = d。USE 。 Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’。 Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’)。程序二Library ieee。 use 。 then Q=d。ELSIF sel=10 THEN y = c。6．填出標(biāo)注框中的內(nèi)容LIBRARY ieee。 u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 39。139。 end ponent。 rdaddr : in std_logic_vector (9 downto 0)。 讀地址 wren : IN STD_LOGIC := 39。 end if。 nst = s0。139。139。039。event and clk = 39。039。 cs, ce, a0, rc, k12_8, clkinc : out std_logic。 end process。 then if tclr = 39。use 。 END IF。ARCHITECTURE BEHAV OF TRI_STATE ISBEGIN PROCESS (E, A, Y) BEGIN IF E = 39。 END PROCESS。 THEN Q1 := DATA。 THEN Q1 := (OTHERS = 39。USE 。 c : OUT STD_LOGIC。 30 END PROCESS。 22 WHEN 0011 = LED7S = 1001111。EVENT AND CLK = 39。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。 加1 END IF。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。P147A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。 讀地址 wren : IN STD_LOGIC := 39。 d = (a OR b)AND(a NAND b)。 321. 在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：2. 修改相應(yīng)行的程序：錯(cuò)誤1 行號(hào)： 程序改為：錯(cuò)誤2 行號(hào)： 程序改為：四、閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）LIBRARY IEEE。 24 WHEN 0101 = LED7S = 1101101。 THEN 13 TMP = A。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。 END IF。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是_________。A. 軟IP B. 固IPC. 硬IP D. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。BEGIN PROCESS (CLK) _______ IF __________________ THEN 邊沿檢測(cè) IF Q1 10 THEN Q1 = (OTHERS = 39。2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。139。 6END LED7SEG。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 27 WHEN 1000 = LED7S = 1111111。 b : IN STD_LOGIC?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。END adram。5. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過(guò)___A__實(shí)現(xiàn)其邏輯功能。USE 。139。 Q = Q1。END bmux。 4 CLK : IN STD_LOGIC。 14 END IF。 25 WHEN 0110 = LED7S = 1111101。錯(cuò)誤2 行號(hào)： 29 程序改為：該語(yǔ)句后添加 WHEN OTHERS = LED7S = 0000000。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。 Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 ELSIF CLK = 39。 THEN Q1 := Q1 + 1。USE 。 Y = 39。六、綜合題下圖是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器（Control）、地址計(jì)數(shù)器（addrt）、內(nèi)嵌雙口RAM（adram）。end addr_t。039。4. 根據(jù)狀態(tài)圖，試對(duì)control進(jìn)行VHDL描述library ieee。architecture behav of control is type con_st is (s0, s1, s2, s3, s4)。 ce = 39。 end if。039。 rc = 39。 nst = s4。 end process。 clkinc = lock。END adram。