【文章內(nèi)容簡介】 輸入：三個按鍵開關（清零，調(diào)小時，調(diào)分鐘）。輸出：8個LED燈；揚聲器；8位七段掃描共陰極數(shù)碼顯示管。主芯片：EP1K10TC1003。三、實驗原理在同一塊FPGA芯片EP1K10TC1003上集成了如下電路模塊：時鐘計數(shù)：秒——60進制BCD碼計數(shù)；分——60進制BCD碼計數(shù)；時——24進制BCD碼計數(shù)；同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。在接近整點時能提供報時信號。有驅動8位七段共陰極掃描數(shù)碼管的片選驅動信號輸出和七段字行譯碼輸出。編碼和掃描可參照“實驗四”。揚聲器在整點時有報時驅動信號產(chǎn)生。LED燈按個人要求在整點時有花樣顯示信號產(chǎn)生。四、預習要求做實驗前必須認真復習數(shù)字電路中計數(shù)器、分頻電路、數(shù)碼驅動，以及硬件VHDL編程等相關內(nèi)容。五、實驗內(nèi)容及步驟根據(jù)電路特點，利可在教師指導下用層次設計概念，將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個學生分做和調(diào)試其中之一，然后再將各模塊合起來聯(lián)試。以培養(yǎng)學生間的合作精神，同時加深層次化設計概念。了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何熔合。原理圖如圖211，各模塊分別為：各種進制的計數(shù)及時鐘控制模塊；掃描分時顯示，譯碼，分頻模塊；彩燈，揚聲器編碼模塊。各模塊都是由AHDL語言編寫。圖211六、實驗連線輸入接口： 代表清零，調(diào)時，調(diào)分信號RESET，SETHOUR，SETMIN的管腳分別連接按鍵開關。 代表計數(shù)時鐘信號CLK和掃描時鐘信號CKDSP的管腳分別同1HZ時鐘源和32HZ（或更高）時鐘源相連。輸出接口： 代表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0和A….G參照實驗四與數(shù)碼管的信號連接點連接； 代表揚聲器的驅動信號的管腳SPEAK同揚聲器驅動接口SPEAKER相連； 代表花樣LED燈顯示的信號管腳LAMP0…LAMP2同3個LED燈相連。七、實驗報告與思考題寫出實驗步驟和實驗結果。各模塊的VHDL代碼實現(xiàn)。體會FPGA整個設計的優(yōu)點，以及用掃描電路實現(xiàn)顯示功能的潛在好處。附：各模塊的AHDL代碼SUBDESIGN second( clk,reset,setmin :INPUT。 daout[6..0],enmin :OUTPUT。)VARIABLE count[6..0],s,sh: DFF。BEGIN count[].clk=clk。 count[].clrn=reset。 daout[]=count[].q。 =clk。 =reset。 enmin=。 =clk。 =reset。 =setmin。 IF(!) THEN enmin=clk。 ELSE enmin=。 END IF。 IF(count[3..0].q==9) THEN IF(count[].q!=H59) THEN count[].d=count[].q+7。 ELSE count[].d=0。 =VCC。 END IF。 ELSE count[].d=count[].q+1。 END IF。END。SUBDESIGN minute( clk,reset,sethour,clk1 :INPUT。 daout[6..0],enhour :OUTPUT。)VARIABLE count[6..0],s,sh: DFF。BEGIN count[].clk=clk。 count[].clrn=reset。 daout[]=count[].q。 =clk。 =reset。 enhour=。 =clk1。 =reset。 =sethour。 IF(!) THEN enhour=clk1。 ELSE enhour=。 END IF。 IF(count[3..0].q==9) THEN IF(count[].q!=H59) THEN count[].d=count[].q+7。 ELSE count[].d=0。 =VCC。 END IF。 ELSE count[].d=count[].q+1。 END IF。END。SUBDESIGN hour( clk,reset :INPUT。 daout[5..0] :OUTPUT。)VARIABLE count[5..0]: DFF。BEGIN count[].clk=clk。 count[].clrn=reset。 daout[]=count[].q。 IF(count[3..0].q==9) THEN count[].d=count[].q+7。 ELSE IF(count[].q!=H23) THEN count[].d=count[].q+1。 end if。 END IF。END。SUBDESIGN alert( clk,dain[6..0] :INPUT。 speak,lamp[2..0] :OUTPUT。)VARIABLE s: DFF。 ss: MACHINE OF BITS (lamp[2..0]) WITH STATES( s0=B000, s1=B001, s2=B010, s3=B100)。BEGIN =clk。 IF(dain[]==0) THEN =clk。 =!。 speak=。 CASE ss IS WHEN s0 = ss=s1。 WHEN s1 = ss=s2。 WHEN s2 = ss=s3。 WHEN s3 = ss=s1。 WHEN OTHERS = ss=s0。 END CASE。 ELSE ss=s0。 speak=GND。 END IF。END。SUBDESIGN seltime( clk1,reset,sec[6..0],min[6..0],hour[5..0] :INPUT。 daout[3..0],sel[2..0] :OUTPUT。)VARIABLE count[2..0]: DFF。BEGIN count[].clk=clk1。 count[].clrn=reset。 sel[]=7count[].q。 IF(count[].q=5) THEN count[].d=0。 ELSE count[].d=count[].q1。 END IF。 CASE count[] IS WHEN 0 = daout[]=sec[3..0]。 WHEN 1 = daout3=GND。 daout[2..0]=sec[6..4]。 WHEN 2 = daout[]=15。 WHEN 3 = daout[]=min[3..0]。 WHEN 4 = daout3=GND。 daout[2..0]=min[6..4]。 WHEN 5 = daout[]=15。 WHEN 6 = daout[]=hour[3..0]。 WHEN 7 = daout[3..2]=0。 daout[1..0]=hour[5..4]。 END CASE。END。SUBDESIGN deled( num[3..0]:INPUT。 a,b,c,d,e,f,g: OUTPUT。)BEGIN TABLE num[3..0] = a,b,c,d,e,f,g。 H0 = 1,1,1,1,1,1,0。 H1 = 0,1,1,0,0,0,0。 H2 = 1,1,0,1,1,0,1。 H3 = 1,1,1,1,0,0,1。 H4 = 0,1,1,0,0,1,1。 H5 = 1,0,1,1,0,1,1。 H6 = 1,0,1,1,1,1,1。 H7 = 1,1,1,0,0,0,0。 H8 = 1,1,1,1,1,1,1。 H9 = 1,1,1,1,0,1,1。 HA = 1,1,1,0,1,1,1。 HB = 0,0,1,1,1,1,1。 HC = 1,0,0,1,1,1,0。 HD = 0,1,1,1,1,0,1。 HE = 1,0,0,1,1,1,1。 HF = 0,0,0,0,0,0,1。 END TABLE。END。實驗八 A/D轉換實驗一、實驗目的 了解ADC0809的工作原理。 了解用掃描方式驅動七段碼管顯示的工作原理。 了解時序電路FPGA的實現(xiàn)。 學習用VHDL語言來描述時序電路的過程。二、實驗主要儀器與設備可變時鐘源。七段碼顯示。A/D轉換芯片ADC0809主芯片EP1K10TC1003。 三個撥動開關，進行地址選擇。三、實驗原理該實驗是利用FPGA控制ADC0809的時序，進行AD轉換，然后將ADC0809轉換后的數(shù)據(jù)以十六進制的數(shù)據(jù)顯示出來。ADC0809是8位8通道的逐次比較式AD轉換芯片。該芯片管腳如右圖所示。芯片引腳及其說明如下：D0－D7（2－8－2－1）：8位雙先三態(tài)數(shù)據(jù)線。ADDA、ADDB、ADDC：通道選擇地址。OUTPUT ENABLE：輸出允許控制。Clock：ADC轉換時鐘。Vref＋、Vref－：正負參考電壓。IN0－IN7：8個模擬信號輸入通道。START：AD轉換啟動信號。EOC：AD轉換結束信號。ALE：通道地址鎖存信號。ADC0809的工作時序如下圖所示。其詳細工作過程可查閱其他資料。本實驗FPGA實現(xiàn)時必須嚴格遵守ADC0809的工作時序，在編寫其驅動代碼時尤其要注意。ADC0809的時鐘信號從FPGA獲取，F(xiàn)PGA的時鐘在500KHz至800KHz都可以選擇?，F(xiàn)具體介紹代碼編寫思想：首先將要轉換的ADC0809的地址輸出，然后產(chǎn)生ALE信號的，在該信號的上升沿，地址被打入ADC0809的地址鎖存器，這樣就選中了對應的通道。地址產(chǎn)生結束后，便可產(chǎn)生START信號，使ADC0809開始進行AD轉換，需要注意的是，在ADC0809轉換期間，輸入的模擬信號必須穩(wěn)定，否則可能出現(xiàn)比較大的誤差。在地址鎖存并且啟動轉換后，EOC便會呈現(xiàn)低電平，知道AD轉換結束，所以FPGA在EOC從低電平變成高電平之前，不能讀取ADC的轉換數(shù)據(jù)。在EOC變成高電平之后，F(xiàn)PGA便可將OUTPUT INPUT信號拉高，這樣ADC轉換的數(shù)據(jù)就會呈現(xiàn)在數(shù)據(jù)線上，F(xiàn)PGA讀入該數(shù)據(jù)后，在8位七段碼管上顯示出來，這就是整個實驗過程的工作流程四、預習要求做實驗前必須認真復習ADC0809的工作原理，數(shù)碼顯示，以及時序電路的VHDL設計等相關內(nèi)容。五、實驗內(nèi)容及步驟本實驗的內(nèi)容就是用FPGA模擬產(chǎn)生ADC0809的時序，使其正常工作，對ADC0809輸入一個模擬量，進行A/D轉換，然后將讀入后的數(shù)據(jù)進行顯示，實驗步驟如下： 編寫ADC0809時序的VHDL代碼。 用MaxPlusII對其進行編譯仿真。 在時序確定無誤后，選擇芯片ACEX1K EP1K10TC100－3。 給芯片進行管腳綁定，在此進行編譯。 根據(jù)自己綁定的管腳，在實驗箱上對ADC080顯示七段碼和FPGA之間進行正確連線。 對選定的通道輸入一個模擬量，給目標板下載代碼，調(diào)節(jié)電位器改變輸入的模擬量，觀看實驗結果。六、實驗連線如果是調(diào)用的本書提供的VHDL代碼，則實驗連線如下：Clk：時鐘輸入信號，500KHz至800KHz之間均可。EOC：輸出信號，接ADC0809的EO