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正文內(nèi)容

eda技術與vhdl基礎課后習題答案(編輯修改稿)

2025-07-16 14:05 本頁面
 

【文章內(nèi)容簡介】 bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。END。ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0)。BEGINPROCESS(ain,bin,sel)BEGINIF (sel=00) THEN cout_tmp=ain OR bin。ELSIF (sel=01) THEN cout_tmp=ain XOR bin。 ELSIF (sel=10) THEN cout_tmp=ain AND bin。 ELSE cout_tmp=ain NOR bin。END IF。END PROCESS。cout=cout_tmp。END bhv。第五章 QuartusⅡ集成開發(fā)軟件初步一、填空題實體名FPGA、CPLD.vhd輸入、綜合、適配、仿真、下載RTL Viewer、Technology Map Viewer功能、參數(shù)含義、使用方法、硬件描述語言、模塊參數(shù)設置mif、hex根目錄二、選擇題CD第七章 有限狀態(tài)機設計一、設計題LIBRARY IEEE。USE 。ENTITY ztj IS PORT(clk,reset:IN STD_LOGIC。 in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END。ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3)。 用枚舉類型定義狀態(tài),簡單直觀SIGNAL current_state,next_state:state。 定義存儲現(xiàn)態(tài)和次態(tài)的信號BEGINp1:PROCESS(clk) 狀態(tài)更新進程BEGINIF clk39。EVENT AND clk=39。139。 THEN IF reset=39。139。 THEN current_state=s0。 ELSE current_state=next_state。 END IF。END IF。END PROCESS。p2:PROCESS(current_state,in_a) 次態(tài)產(chǎn)生進程BEGINCASE current_state IS WHEN s0=IF in_a/=”00” THEN next_state=s1。 ELSE next_state=s0。 END IF。 WHEN s1=IF in_a=/39?!?1” THEN next_state=s2。 ELSE next_state=s1。 END IF。 WHEN s2=IF in_a=”11” THEN next_state=s0 ELSE next_state=s3。 END IF。 WHE
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