【文章內容簡介】 直接相關，因此可移植性差。 （ 5） 只有在設計出樣機或生產出芯片后才能進行實測。 相比之下， EDA技術有很大不同： （ 1） 采用 HDL 對數(shù)字電子系統(tǒng)進行抽象的行為與功能描述到具體的內部線路結構描述，從而可以在電子設計各個階段、各個層次 進行計算機模擬驗證，保證設計過程的正確性?？梢源蟠蠼档驮O計成本，縮短設計周期。 （ 2）庫（ Library）的引入。 EDA工具之所以能夠完成各種自動設計過程，關鍵是有各類庫德支持。如果邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。這些庫都是 EDA設計公司與半導體生產廠商緊密合作、共同開發(fā)的。 （ 3） 設計文檔的管理。 某些 HDL 語言也是文檔型的語言（如 VHDL），極大地簡化設計文檔的管理。 （ 4） 強大的系統(tǒng)建模、電路仿真功能。 EDA技術中最為矚目的功能，即最具有現(xiàn)代電子設計特 性的功能是日益強大的邏輯設計仿真測試技術。 EDA仿真測試技術只需通過計算機，就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性特點完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后，還能對系統(tǒng)上的目標器件進行所謂邊界掃描測試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設計的自動化程度。 如果與傳統(tǒng)的使用專用功能器件等分離元件構成的應用電子系統(tǒng)的技術性能和設計手段相比， EDA技術及其設計系統(tǒng)具有更加明顯的優(yōu)勢。 （ 5） 具有自足知識產權。 無論傳統(tǒng)的應用電子系統(tǒng)設計得如何完美，使用了多么先進的功能器件，如某公司的單片機、 CPU、 DSP 處理器、數(shù)字鎖相環(huán)或其他特性功能的 IC，都掩蓋不了一個無情的事實，即該系統(tǒng)對于設計者來說，沒有任何自主知識產權可言，因為系統(tǒng)中的關鍵性的器件并非出自設計者之手，這將導致該系統(tǒng)在許多情況下的應用直接受到限制，而且有時是致命的。如該系統(tǒng)中某關鍵器件失去供貨來源，或作為極具競爭性的產品批量外銷，或應用于關鍵的軍事設備中等情況。 基于 EDA技術的設計則不同，由于 HDL 表達的成功的專用功能設計在實現(xiàn)目標方面有很大的可選性，它既可以用不同來源的通用 FPGA/CPLD實現(xiàn)，也可以直接以 ASIC來實現(xiàn)，設計者擁有完 全的自主權，再無受制于人之虞。 （ 6） 開發(fā)技術的標準化、規(guī)范化以及 IP 核的可利用性。 傳統(tǒng)的電子設計方法至今沒有任何標準規(guī)范加以約束，因此，設計效率低，系統(tǒng)性能差，開發(fā)成本高，市場競爭能力小。以單片機或 DSP 開發(fā)為例，每一次新的開發(fā)，必須選用具有更高性價比和更適合設計項目的處理器，但由于不同的處理器的結構，語言和硬件特性有很大差異，設計者 每一次都必須重新了解和學習相關的知識，如重新了解器件的詳細結構和電氣特性；重新設計該處理器的功能軟件（由于不同 CPU 間語言的不兼容性）；甚至重新購置和了解新的開發(fā)系統(tǒng)和編譯軟件 。 EDA技術則完全不同，它的設計語言是標準化的，不會由于設計對象的不同而改變；它的開發(fā)工具是規(guī)范化的， EDA軟件平臺支持任何標準化的設計語言；它的設計成果是通用性的， IP 核具有規(guī)范化的接口協(xié)議。良好的可移植與可測試性，為高效高質的系統(tǒng)開發(fā)提供了可靠的保證。 （ 7） 適用于高效率大規(guī)模系統(tǒng)設計的自頂向下設計方案。 從電子設計方法學來看， EDA技術最大的優(yōu)勢就是能將所有設計環(huán)節(jié)納入統(tǒng)一的自頂向下的設計方案中。傳統(tǒng)的電子設計技術中，由于沒有規(guī)范的設計工具和表達方式，無法進行這種先進的設計流程。 （ 8） 全方位地利用計算機自動設 計、仿真和測試技術。 EDA不但在整個設計流程上充分利用計算機的自動設計能力，在各個層次上利用計算機完成不同內容的仿真模擬，而且在系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整的測試（邊界掃描技術）。 對于傳統(tǒng)的設計方法，如單片機仿真器的使用僅僅只能在最后完成的系統(tǒng)上進行局部的硬件仿真調試，在整個設計的中間過程是無能為力的。至于硬件系統(tǒng)測試，由于現(xiàn)在的許多系統(tǒng)主板不但層數(shù)多，而且許多器件都是 BGA(BallGrid Array)封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無法接觸到所需要的信號點， 因此無法測試。 （ 9） 對設計者的硬件知識和硬件經(jīng)驗要求低。 對于傳統(tǒng)的電子設計而言，對電子設計工程師似乎有更多的要求：他在電子技術理論和設計實踐方面必須是行家里手；他不但應該是軟件高手，同時還是經(jīng)驗豐富的硬件設計能工巧匠；他必須熟悉針對不同單片機或 DSP 器件開發(fā)系統(tǒng)的使用方法和性能，還必須知道許多器件的封裝形式和電器特性，知道不同的在線測試表的使用方法和性能指標；他要熟練掌握大量的與設計理論和優(yōu)化技術毫無關系得技能技巧，不得不事無巨細，事必躬親。 所有這一切顯然不符合現(xiàn)代電子技術發(fā)展的需求，首先不符合快速換代的產 品市場要求，不符合需求巨大的人才市場要求。 EDA技術的標準化和 HDL 設計語言與設計平臺對具體硬件的無關性，式設計者能更大程度地將自己的才智和創(chuàng)造力集中在設計項目性能的提高和成本的降低上，而將更具體的硬件實現(xiàn)工作讓專業(yè)部門來完成。顯然，高技術人才比經(jīng)驗性人才的培養(yǎng)效率要高得多。 （ 10） 高速性能好。這是與以 CPU為主的電路系統(tǒng)相比。 以軟件方式控制操作和運算的系統(tǒng)速度顯然無法與純硬件系統(tǒng)相比，因為軟件是通過順序執(zhí)行指令的方式來完成控制和運算步驟的，而用 HDL 語言描述的系統(tǒng)是以并行方式工作的。以對 A/D 進行數(shù)據(jù)采樣控 制為例，采樣周期包括對 A/D 工作時序的控制和將每一次獲得的數(shù)據(jù)存入 RAM(或 FIFO)中。工作于 12MHz 晶振頻率的 MCS51 系列單片機對 A/D 控制的采樣頻率為 20KHz 上下，即約每秒兩萬次。但若用 FPGA中設計的狀態(tài)機來完成同樣的工作，若對于具有流水線采樣工作時序的 A/D 來說，只需兩個狀態(tài)即可完成一次采樣，狀態(tài)間轉換的時間僅為一個時鐘周期，而如果 FPGA的工作頻率是 100MHz，則采樣度可達50MHz。 事實上，許多要求高可靠的智能控制系統(tǒng)完全可以利用 EDA技術以全硬件來實現(xiàn)。例如狀態(tài)機就是很好的 選擇。它的運行方式類似于 CPU，但卻有良好的可靠性和高速的性能。因為在外部強干擾情況下，狀態(tài)機的死機（進入非法狀態(tài)）情況是可預測的，這包括非法狀態(tài)的數(shù)量和進入狀態(tài)的可測性，以及是否已進入的非法狀態(tài)的可判斷性。因為狀態(tài)機的非法狀態(tài)的編碼方式和數(shù)量是明確的，從而確保了恢復正常狀態(tài)各種措施的絕對可行性。 EDA 技術的發(fā)展趨勢 （ 1）設計輸入工具的發(fā)展趨勢 早期 EDA工具設計輸入普遍采用原理圖輸入方式，以文字和圖形作為設計載體和文件，將設計信息加載到后續(xù)的 EDA工具，完成設計分析工作。原理圖輸入方式的 優(yōu)點是直觀，能滿足以設計分析為主的一般要求，但是原理圖輸入方式不適合用 EDA綜合工具。 20世紀80 年代末，電子設計開始采用新的綜合工具，設計描述開始由原理圖設計描述轉向以各種硬件描述語言為主的編程方式。用硬件描述語言描述設計，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設計信息，還可以建立獨立于工藝的設計文件，不便之處是不太直觀，要求設計師學會編程。 很多電子設計師都具有原理圖設計的經(jīng)驗，不具有編程經(jīng)驗，所以仍然希望繼續(xù)在比較熟悉的符號與圖形環(huán)境中完成設計，而不是利用編程完成設計。為此， EDA公司在 90年代相繼推出一批圖形化免編程的設計輸入工具，它們允許設計師用他們最方便并熟悉的設計方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設計文件，然后由 EDA工具自動生成綜合所需的硬件描述語言文件。 （ 2）具有混合信號處理能力的 EDA 工具 目前，數(shù)字電路設計的 EDA工具遠比模擬電路的 EDA工具多，模擬集成電路 EDA工具開發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實現(xiàn)高性能的復雜電子系統(tǒng)的設計離不開模擬信號。因此， 20 世紀 90 年代以來 EDA工具廠商都比較重視數(shù) /?；旌闲盘栐O計工具的開發(fā)。對數(shù)字信號的語言描述 ， IEEE 已經(jīng)制定了 VHDL 標準，對模擬信號的語言正在制定 AHDL 標準，此外還提出了對微波信號的 MHDL 描述語言。 具有混合信號設計能力的 EDA工具能處理含有數(shù)字信號處理、專用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內的混合系統(tǒng)設計。美國 Cadence、 Synopsys等公司開發(fā)的 EDA工具已經(jīng)具有混合設計能力。 （ 3）更為有效的仿真工具的發(fā)展 通常，可以將電子系統(tǒng)設計的仿真過程分為兩個階段：設計前期的系統(tǒng)級仿真和設計過程的電路級仿真。系統(tǒng)級仿真主要驗證系統(tǒng)的功能；電路級仿真主要驗證系統(tǒng)的性 能，決定怎樣實現(xiàn)設計所需的精度。在整個電子設計過程中仿真是花費時間最多的工作也是占用EDA工具資源最多的一個環(huán)節(jié)。通常，設計活動的大部分時間在做仿真，如驗證設計的有效性、測試設計的精度、處理和保證設計要求等。仿真過程中仿真收斂的快慢同樣是關鍵因素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級仿真中系統(tǒng)級模型的建模，電路級仿真中電路級模型的建模。預計在下一代 EDA工具中，仿真工具將有一個較大的發(fā)展。 （ 4）更為理想的設計綜合工具的開發(fā) 今天，電子系統(tǒng)和電路的集成規(guī)模越來越大，幾乎不可能直接 面向版圖做設計，若要找出版圖中的錯誤，更是難上加難。將設計者的精力從繁瑣的版圖設計和分析中轉移到設計前期的算法開發(fā)和功能驗證上，這是設計綜合工具要達到的目的。高層次設計綜合工具可以將低層次的硬件設計一起轉換到物理級的設計，實現(xiàn)不同層次的不同形式的設計描述轉換，通過各種綜合算法實現(xiàn)設計目標所規(guī)定的優(yōu)化設計。當然，設計者的經(jīng)驗在設計綜合中仍將起到重要的作用，自動綜合工具將有效地提高優(yōu)化設計效率。 設計綜合工具由最初的只能實現(xiàn)邏輯綜合，逐步發(fā)展到可以實現(xiàn)設計前端的綜合，直到設計后端的版圖綜合以及測試綜合的理想且完 整的綜合工具。設計前端的綜合工具，可以實現(xiàn)從算法級的行為描述到寄存器傳輸級結構描述的轉換，給出滿足約束條件的硬件結構。在確定寄存器傳輸結構描述后，由邏輯綜合工具完成硬件的門級結構的描述，邏輯綜合的結果將作為版圖綜合的輸入數(shù)據(jù)，進行版圖綜合。版圖綜合則是將門級和電路級的結構描述轉換成物理版圖的描述，版圖綜合時將通過自動交互的設計環(huán)境，實現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實現(xiàn)最佳的版圖設計。人們希望將設計測試工作盡可能地提前到設計前期，以便縮短設計周期，減少測試費用，因此測試綜合貫穿在設計過程的始終。測試 綜合時可以消除設計中的冗余邏輯，診斷不可測的邏輯結構，自動插入可測性結構，生成測試向量；當整個電路設計完成時，測試設計也隨之完成。 面對當今飛速發(fā)展的電子產品市場，電子設計人員需要更加實用、快捷的 EDA工具，使用統(tǒng)一的集成化設計環(huán)境，改變傳統(tǒng)設計思路，即優(yōu)先考慮具體物理實現(xiàn)方式，而將精力集中到設計構思、方案比較和尋找優(yōu)化設計等方面，以最快的速度開發(fā)出性能優(yōu)良、質量一流的電子產品。今天的 EDA工具將向著功能強大、簡單易學、使用方便的方向發(fā)展。 基于可編程邏輯器件的數(shù)字系統(tǒng)設計流程 隨著計算機與微電子技術的發(fā)展，電子設計自動化（ EDA,Electronic Design Automation）和可編程邏輯器件的發(fā)展都非常迅速，熟練地利用 EDA軟件進行 PLD 器件開發(fā)已成為電子工程師必須掌握的基本技能。先進的 EDA工具已經(jīng)從傳統(tǒng)的自下而上的設計方法改變?yōu)樽皂斚蛳碌脑O計方法，以硬件描述語言來描繪系統(tǒng)級設計，并支持系統(tǒng)仿真和高層綜合。 ASIC的設計與制造，電子工程師在實驗室就可以完成。這都得益于 PLD 期的出現(xiàn)及功能強大的軟件支持。 使用 CPLD/FPGA芯片設計電子系統(tǒng)時，一般都需 要借助 CPLD 或 FPGA制造公司所提供的開發(fā)系統(tǒng)來完成。例如， Altera 公司提供的 MAX+plus‖和 Quartus 開發(fā)系統(tǒng)， Lattice公司提供的 ispDesign Expert 開發(fā)系統(tǒng)， Xilinx公司提供的 Foundation 和 ISE 開發(fā)系統(tǒng)。 CPLD/FPGA設計越來越復雜，使用硬件描述語言設計可編程邏輯電路已經(jīng)成為大勢所趨，目前最主要的硬件描述語言是 VHDL 和 VerilogHDL。這兩種語言已被確定為 IEEE標準。 完成整個設計需要以下幾個步驟： （ 1）用硬件描 述語言 VHDL 或 VerilogHDL 或電路原理圖的方式輸入需要完成的邏輯電路。 （ 2） 使用邏輯綜合工具，將源文件調入邏輯綜合軟件進行邏輯分析處理，即將高層次描述（行為或數(shù)據(jù)流級描述）轉化為低層次的網(wǎng)表輸出（寄存器與門級描述），邏輯綜合軟件會生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工業(yè)標準文件。 這些文件是用戶在設計中使用各種邏輯門以及這些邏輯門之間的連接的描述。這一步在 PLD 開發(fā)過程中最為關鍵，影響綜合質量的因素有兩個，即代碼質量和綜合軟件性能。 （ 3）使用實現(xiàn)工具（ Implementation Tools)將這些邏輯門和內部連線映射到 FPGA或CPLD 芯片中。實現(xiàn)工具包括映射工具（ Mapping Tool)和布局布線工具（ Placeamp。Route Tool）。映射工具把邏輯門映射到 FPGA芯片中的查找表（ LUT）單元或 CPLD 芯片中的通用邏輯單元（ GLB），布局布線工具將這些邏輯門和邏輯