【文章內(nèi)容簡(jiǎn)介】 直接相關(guān)，因此可移植性差。 （ 5） 只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。 相比之下， EDA技術(shù)有很大不同： （ 1） 采用 HDL 對(duì)數(shù)字電子系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線(xiàn)路結(jié)構(gòu)描述，從而可以在電子設(shè)計(jì)各個(gè)階段、各個(gè)層次 進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過(guò)程的正確性。可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 （ 2）庫(kù)（ Library）的引入。 EDA工具之所以能夠完成各種自動(dòng)設(shè)計(jì)過(guò)程，關(guān)鍵是有各類(lèi)庫(kù)德支持。如果邏輯仿真時(shí)的模擬庫(kù)、邏輯綜合時(shí)的綜合庫(kù)、版圖綜合時(shí)的版圖庫(kù)、測(cè)試綜合時(shí)的測(cè)試庫(kù)等。這些庫(kù)都是 EDA設(shè)計(jì)公司與半導(dǎo)體生產(chǎn)廠商緊密合作、共同開(kāi)發(fā)的。 （ 3） 設(shè)計(jì)文檔的管理。 某些 HDL 語(yǔ)言也是文檔型的語(yǔ)言（如 VHDL），極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。 （ 4） 強(qiáng)大的系統(tǒng)建模、電路仿真功能。 EDA技術(shù)中最為矚目的功能，即最具有現(xiàn)代電子設(shè)計(jì)特 性的功能是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。 EDA仿真測(cè)試技術(shù)只需通過(guò)計(jì)算機(jī)，就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描測(cè)試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 如果與傳統(tǒng)的使用專(zhuān)用功能器件等分離元件構(gòu)成的應(yīng)用電子系統(tǒng)的技術(shù)性能和設(shè)計(jì)手段相比， EDA技術(shù)及其設(shè)計(jì)系統(tǒng)具有更加明顯的優(yōu)勢(shì)。 （ 5） 具有自足知識(shí)產(chǎn)權(quán)。 無(wú)論傳統(tǒng)的應(yīng)用電子系統(tǒng)設(shè)計(jì)得如何完美，使用了多么先進(jìn)的功能器件，如某公司的單片機(jī)、 CPU、 DSP 處理器、數(shù)字鎖相環(huán)或其他特性功能的 IC，都掩蓋不了一個(gè)無(wú)情的事實(shí)，即該系統(tǒng)對(duì)于設(shè)計(jì)者來(lái)說(shuō)，沒(méi)有任何自主知識(shí)產(chǎn)權(quán)可言，因?yàn)橄到y(tǒng)中的關(guān)鍵性的器件并非出自設(shè)計(jì)者之手，這將導(dǎo)致該系統(tǒng)在許多情況下的應(yīng)用直接受到限制，而且有時(shí)是致命的。如該系統(tǒng)中某關(guān)鍵器件失去供貨來(lái)源，或作為極具競(jìng)爭(zhēng)性的產(chǎn)品批量外銷(xiāo)，或應(yīng)用于關(guān)鍵的軍事設(shè)備中等情況。 基于 EDA技術(shù)的設(shè)計(jì)則不同，由于 HDL 表達(dá)的成功的專(zhuān)用功能設(shè)計(jì)在實(shí)現(xiàn)目標(biāo)方面有很大的可選性，它既可以用不同來(lái)源的通用 FPGA/CPLD實(shí)現(xiàn)，也可以直接以 ASIC來(lái)實(shí)現(xiàn)，設(shè)計(jì)者擁有完 全的自主權(quán)，再無(wú)受制于人之虞。 （ 6） 開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP 核的可利用性。 傳統(tǒng)的電子設(shè)計(jì)方法至今沒(méi)有任何標(biāo)準(zhǔn)規(guī)范加以約束，因此，設(shè)計(jì)效率低，系統(tǒng)性能差，開(kāi)發(fā)成本高，市場(chǎng)競(jìng)爭(zhēng)能力小。以單片機(jī)或 DSP 開(kāi)發(fā)為例，每一次新的開(kāi)發(fā)，必須選用具有更高性?xún)r(jià)比和更適合設(shè)計(jì)項(xiàng)目的處理器，但由于不同的處理器的結(jié)構(gòu)，語(yǔ)言和硬件特性有很大差異，設(shè)計(jì)者 每一次都必須重新了解和學(xué)習(xí)相關(guān)的知識(shí)，如重新了解器件的詳細(xì)結(jié)構(gòu)和電氣特性；重新設(shè)計(jì)該處理器的功能軟件（由于不同 CPU 間語(yǔ)言的不兼容性）；甚至重新購(gòu)置和了解新的開(kāi)發(fā)系統(tǒng)和編譯軟件 。 EDA技術(shù)則完全不同，它的設(shè)計(jì)語(yǔ)言是標(biāo)準(zhǔn)化的，不會(huì)由于設(shè)計(jì)對(duì)象的不同而改變；它的開(kāi)發(fā)工具是規(guī)范化的， EDA軟件平臺(tái)支持任何標(biāo)準(zhǔn)化的設(shè)計(jì)語(yǔ)言；它的設(shè)計(jì)成果是通用性的， IP 核具有規(guī)范化的接口協(xié)議。良好的可移植與可測(cè)試性，為高效高質(zhì)的系統(tǒng)開(kāi)發(fā)提供了可靠的保證。 （ 7） 適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 從電子設(shè)計(jì)方法學(xué)來(lái)看， EDA技術(shù)最大的優(yōu)勢(shì)就是能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。傳統(tǒng)的電子設(shè)計(jì)技術(shù)中，由于沒(méi)有規(guī)范的設(shè)計(jì)工具和表達(dá)方式，無(wú)法進(jìn)行這種先進(jìn)的設(shè)計(jì)流程。 （ 8） 全方位地利用計(jì)算機(jī)自動(dòng)設(shè) 計(jì)、仿真和測(cè)試技術(shù)。 EDA不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試（邊界掃描技術(shù)）。 對(duì)于傳統(tǒng)的設(shè)計(jì)方法，如單片機(jī)仿真器的使用僅僅只能在最后完成的系統(tǒng)上進(jìn)行局部的硬件仿真調(diào)試，在整個(gè)設(shè)計(jì)的中間過(guò)程是無(wú)能為力的。至于硬件系統(tǒng)測(cè)試，由于現(xiàn)在的許多系統(tǒng)主板不但層數(shù)多，而且許多器件都是 BGA(BallGrid Array)封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無(wú)法接觸到所需要的信號(hào)點(diǎn)， 因此無(wú)法測(cè)試。 （ 9） 對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。 對(duì)于傳統(tǒng)的電子設(shè)計(jì)而言，對(duì)電子設(shè)計(jì)工程師似乎有更多的要求：他在電子技術(shù)理論和設(shè)計(jì)實(shí)踐方面必須是行家里手；他不但應(yīng)該是軟件高手，同時(shí)還是經(jīng)驗(yàn)豐富的硬件設(shè)計(jì)能工巧匠；他必須熟悉針對(duì)不同單片機(jī)或 DSP 器件開(kāi)發(fā)系統(tǒng)的使用方法和性能，還必須知道許多器件的封裝形式和電器特性，知道不同的在線(xiàn)測(cè)試表的使用方法和性能指標(biāo)；他要熟練掌握大量的與設(shè)計(jì)理論和優(yōu)化技術(shù)毫無(wú)關(guān)系得技能技巧，不得不事無(wú)巨細(xì)，事必躬親。 所有這一切顯然不符合現(xiàn)代電子技術(shù)發(fā)展的需求，首先不符合快速換代的產(chǎn) 品市場(chǎng)要求，不符合需求巨大的人才市場(chǎng)要求。 EDA技術(shù)的標(biāo)準(zhǔn)化和 HDL 設(shè)計(jì)語(yǔ)言與設(shè)計(jì)平臺(tái)對(duì)具體硬件的無(wú)關(guān)性，式設(shè)計(jì)者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計(jì)項(xiàng)目性能的提高和成本的降低上，而將更具體的硬件實(shí)現(xiàn)工作讓專(zhuān)業(yè)部門(mén)來(lái)完成。顯然，高技術(shù)人才比經(jīng)驗(yàn)性人才的培養(yǎng)效率要高得多。 （ 10） 高速性能好。這是與以 CPU為主的電路系統(tǒng)相比。 以軟件方式控制操作和運(yùn)算的系統(tǒng)速度顯然無(wú)法與純硬件系統(tǒng)相比，因?yàn)檐浖峭ㄟ^(guò)順序執(zhí)行指令的方式來(lái)完成控制和運(yùn)算步驟的，而用 HDL 語(yǔ)言描述的系統(tǒng)是以并行方式工作的。以對(duì) A/D 進(jìn)行數(shù)據(jù)采樣控 制為例，采樣周期包括對(duì) A/D 工作時(shí)序的控制和將每一次獲得的數(shù)據(jù)存入 RAM(或 FIFO)中。工作于 12MHz 晶振頻率的 MCS51 系列單片機(jī)對(duì) A/D 控制的采樣頻率為 20KHz 上下，即約每秒兩萬(wàn)次。但若用 FPGA中設(shè)計(jì)的狀態(tài)機(jī)來(lái)完成同樣的工作，若對(duì)于具有流水線(xiàn)采樣工作時(shí)序的 A/D 來(lái)說(shuō)，只需兩個(gè)狀態(tài)即可完成一次采樣，狀態(tài)間轉(zhuǎn)換的時(shí)間僅為一個(gè)時(shí)鐘周期，而如果 FPGA的工作頻率是 100MHz，則采樣度可達(dá)50MHz。 事實(shí)上，許多要求高可靠的智能控制系統(tǒng)完全可以利用 EDA技術(shù)以全硬件來(lái)實(shí)現(xiàn)。例如狀態(tài)機(jī)就是很好的 選擇。它的運(yùn)行方式類(lèi)似于 CPU，但卻有良好的可靠性和高速的性能。因?yàn)樵谕獠繌?qiáng)干擾情況下，狀態(tài)機(jī)的死機(jī)（進(jìn)入非法狀態(tài)）情況是可預(yù)測(cè)的，這包括非法狀態(tài)的數(shù)量和進(jìn)入狀態(tài)的可測(cè)性，以及是否已進(jìn)入的非法狀態(tài)的可判斷性。因?yàn)闋顟B(tài)機(jī)的非法狀態(tài)的編碼方式和數(shù)量是明確的，從而確保了恢復(fù)正常狀態(tài)各種措施的絕對(duì)可行性。 EDA 技術(shù)的發(fā)展趨勢(shì) （ 1）設(shè)計(jì)輸入工具的發(fā)展趨勢(shì) 早期 EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的 EDA工具，完成設(shè)計(jì)分析工作。原理圖輸入方式的 優(yōu)點(diǎn)是直觀，能滿(mǎn)足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適合用 EDA綜合工具。 20世紀(jì)80 年代末，電子設(shè)計(jì)開(kāi)始采用新的綜合工具，設(shè)計(jì)描述開(kāi)始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以各種硬件描述語(yǔ)言為主的編程方式。用硬件描述語(yǔ)言描述設(shè)計(jì)，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件，不便之處是不太直觀，要求設(shè)計(jì)師學(xué)會(huì)編程。 很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的經(jīng)驗(yàn)，不具有編程經(jīng)驗(yàn)，所以仍然希望繼續(xù)在比較熟悉的符號(hào)與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。為此， EDA公司在 90年代相繼推出一批圖形化免編程的設(shè)計(jì)輸入工具，它們?cè)试S設(shè)計(jì)師用他們最方便并熟悉的設(shè)計(jì)方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由 EDA工具自動(dòng)生成綜合所需的硬件描述語(yǔ)言文件。 （ 2）具有混合信號(hào)處理能力的 EDA 工具 目前，數(shù)字電路設(shè)計(jì)的 EDA工具遠(yuǎn)比模擬電路的 EDA工具多，模擬集成電路 EDA工具開(kāi)發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開(kāi)模擬信號(hào)。因此， 20 世紀(jì) 90 年代以來(lái) EDA工具廠商都比較重視數(shù) /模混合信號(hào)設(shè)計(jì)工具的開(kāi)發(fā)。對(duì)數(shù)字信號(hào)的語(yǔ)言描述 ， IEEE 已經(jīng)制定了 VHDL 標(biāo)準(zhǔn)，對(duì)模擬信號(hào)的語(yǔ)言正在制定 AHDL 標(biāo)準(zhǔn)，此外還提出了對(duì)微波信號(hào)的 MHDL 描述語(yǔ)言。 具有混合信號(hào)設(shè)計(jì)能力的 EDA工具能處理含有數(shù)字信號(hào)處理、專(zhuān)用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)計(jì)。美國(guó) Cadence、 Synopsys等公司開(kāi)發(fā)的 EDA工具已經(jīng)具有混合設(shè)計(jì)能力。 （ 3）更為有效的仿真工具的發(fā)展 通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程的電路級(jí)仿真。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性 能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。在整個(gè)電子設(shè)計(jì)過(guò)程中仿真是花費(fèi)時(shí)間最多的工作也是占用EDA工具資源最多的一個(gè)環(huán)節(jié)。通常，設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，如驗(yàn)證設(shè)計(jì)的有效性、測(cè)試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。仿真過(guò)程中仿真收斂的快慢同樣是關(guān)鍵因素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級(jí)仿真中系統(tǒng)級(jí)模型的建模，電路級(jí)仿真中電路級(jí)模型的建模。預(yù)計(jì)在下一代 EDA工具中，仿真工具將有一個(gè)較大的發(fā)展。 （ 4）更為理想的設(shè)計(jì)綜合工具的開(kāi)發(fā) 今天，電子系統(tǒng)和電路的集成規(guī)模越來(lái)越大，幾乎不可能直接 面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開(kāi)發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一起轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過(guò)各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)。當(dāng)然，設(shè)計(jì)者的經(jīng)驗(yàn)在設(shè)計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)效率。 設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐步發(fā)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合，直到設(shè)計(jì)后端的版圖綜合以及測(cè)試綜合的理想且完 整的綜合工具。設(shè)計(jì)前端的綜合工具，可以實(shí)現(xiàn)從算法級(jí)的行為描述到寄存器傳輸級(jí)結(jié)構(gòu)描述的轉(zhuǎn)換，給出滿(mǎn)足約束條件的硬件結(jié)構(gòu)。在確定寄存器傳輸結(jié)構(gòu)描述后，由邏輯綜合工具完成硬件的門(mén)級(jí)結(jié)構(gòu)的描述，邏輯綜合的結(jié)果將作為版圖綜合的輸入數(shù)據(jù)，進(jìn)行版圖綜合。版圖綜合則是將門(mén)級(jí)和電路級(jí)的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時(shí)將通過(guò)自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成布局布線(xiàn)的優(yōu)化，實(shí)現(xiàn)最佳的版圖設(shè)計(jì)。人們希望將設(shè)計(jì)測(cè)試工作盡可能地提前到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期，減少測(cè)試費(fèi)用，因此測(cè)試綜合貫穿在設(shè)計(jì)過(guò)程的始終。測(cè)試 綜合時(shí)可以消除設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)的邏輯結(jié)構(gòu)，自動(dòng)插入可測(cè)性結(jié)構(gòu)，生成測(cè)試向量；當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測(cè)試設(shè)計(jì)也隨之完成。 面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的 EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的 EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)流程 隨著計(jì)算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化（ EDA,Electronic Design Automation）和可編程邏輯器件的發(fā)展都非常迅速，熟練地利用 EDA軟件進(jìn)行 PLD 器件開(kāi)發(fā)已成為電子工程師必須掌握的基本技能。先進(jìn)的 EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計(jì)方法改變?yōu)樽皂斚蛳碌脑O(shè)計(jì)方法，以硬件描述語(yǔ)言來(lái)描繪系統(tǒng)級(jí)設(shè)計(jì)，并支持系統(tǒng)仿真和高層綜合。 ASIC的設(shè)計(jì)與制造，電子工程師在實(shí)驗(yàn)室就可以完成。這都得益于 PLD 期的出現(xiàn)及功能強(qiáng)大的軟件支持。 使用 CPLD/FPGA芯片設(shè)計(jì)電子系統(tǒng)時(shí)，一般都需 要借助 CPLD 或 FPGA制造公司所提供的開(kāi)發(fā)系統(tǒng)來(lái)完成。例如， Altera 公司提供的 MAX+plus‖和 Quartus 開(kāi)發(fā)系統(tǒng)， Lattice公司提供的 ispDesign Expert 開(kāi)發(fā)系統(tǒng)， Xilinx公司提供的 Foundation 和 ISE 開(kāi)發(fā)系統(tǒng)。 CPLD/FPGA設(shè)計(jì)越來(lái)越復(fù)雜，使用硬件描述語(yǔ)言設(shè)計(jì)可編程邏輯電路已經(jīng)成為大勢(shì)所趨，目前最主要的硬件描述語(yǔ)言是 VHDL 和 VerilogHDL。這兩種語(yǔ)言已被確定為 IEEE標(biāo)準(zhǔn)。 完成整個(gè)設(shè)計(jì)需要以下幾個(gè)步驟： （ 1）用硬件描 述語(yǔ)言 VHDL 或 VerilogHDL 或電路原理圖的方式輸入需要完成的邏輯電路。 （ 2） 使用邏輯綜合工具，將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理，即將高層次描述（行為或數(shù)據(jù)流級(jí)描述）轉(zhuǎn)化為低層次的網(wǎng)表輸出（寄存器與門(mén)級(jí)描述），邏輯綜合軟件會(huì)生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工業(yè)標(biāo)準(zhǔn)文件。 這些文件是用戶(hù)在設(shè)計(jì)中使用各種邏輯門(mén)以及這些邏輯門(mén)之間的連接的描述。這一步在 PLD 開(kāi)發(fā)過(guò)程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個(gè)，即代碼質(zhì)量和綜合軟件性能。 （ 3）使用實(shí)現(xiàn)工具（ Implementation Tools)將這些邏輯門(mén)和內(nèi)部連線(xiàn)映射到 FPGA或CPLD 芯片中。實(shí)現(xiàn)工具包括映射工具（ Mapping Tool)和布局布線(xiàn)工具（ Placeamp。Route Tool）。映射工具把邏輯門(mén)映射到 FPGA芯片中的查找表（ LUT）單元或 CPLD 芯片中的通用邏輯單元（ GLB），布局布線(xiàn)工具將這些邏輯門(mén)和邏輯