【文章內容簡介】 r13．VHDL常用的庫是（A ）A. IEEE C. WORK D. PACKAGE14．下面既是并行語句又是串行語句的是（C ） …ELSE語句15．在VHDL中，用語句（D ）表示clock的下降沿。A. clock’EVENT B. clock’EVENT AND clock=’1’ C. clock=’0’ D. clock’EVENT AND clock=’0’三、名詞解釋題:（本大題共3題，每小題3分，共計9分）16． EDA: 電子設計自動化17．VHDL和FPGA: 超高速硬件描述語言 現場可編程門陣列（A）15 ACDCD 610 CCACAA. 實體中；.B. 結構體中；C. 任何位置；D. 進程中。2. MAXPLUS2中編譯VHDL源程序時要求(C )A. 文件名和實體可以不同名；B. 文件名和實體名無關；C. 文件名和實體名要相同；D. 不確定。3. VHDL語言中變量定義的位置是(D )A. 實體中中任何位置；B. 實體中特定位置；C. 結構體中任何位置；D. 結構體中特定位置。(C )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。5. MAXPLUS2不支持的輸入方式是(D )A 文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。、CPLD兩類，下列對FPGA結構與工作原理的描述中，正確的是(C )A. FPGA全稱為復雜可編程邏輯器件；B. FPGA是基于乘積項結構的可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D. 在Altera公司生產的器件中，MAX7000系列屬FPGA結構。(C )A. IF語句；B. LOOP語句；C. PROCESS語句；D. CASE語句。8. VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，實體描述的是(A )A. 器件外部特性；B. 器件的內部功能；C. 器件的綜合約束；D. 器件外部特性與內部功能。9. 進程中的信號賦值語句，其信號更新是(C )A. 按順序完成；B. 比變量更快完成；C. 在進程的最后完成；D. 都不對。10. 嵌套使用IF語句，其綜合結果可實現：(A )A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。一、選擇題：（20分）1． 下列是EDA技術應用時涉及的步驟：A. 原理圖/HDL文本輸入。 B. 適配。 C. 時序仿真。 D. 編程下載。 E. 硬件測試。 F. 綜合請選擇合適的項構成基于EDA軟件的FPGA / CPLD設計流程：A → ___F___ → ___B__ → ____C___ → D → ___E____2． PLD的可編程主要基于A. LUT結構 或者 B. 乘積項結構：請指出下列兩種可編程邏輯基于的可編程結構：FPGA 基于 ____A_____CPLD 基于 ____B_____3． 在狀態(tài)機的具體實現時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機編碼方式 適合于 ____A____ 器件；順序編碼 狀態(tài)機編碼方式 適合于 ____B____ 器件；4． 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：____B__、__D__A. 資源共享 B. 流水線 C. 串行化 D. 關鍵路徑優(yōu)化單項選擇題：5． 綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中，___D___是錯誤的。A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網表文件；B. 為實現系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系不是唯一的。 D. 綜合是純軟件的轉換過程，與器件硬件結構無關；6． 嵌套的IF語句，其綜合結果可實現___D___。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路7． 在一個VHDL設計中Idata是一個信號，數據類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。DA. idata = “00001111”。B. idata = b”0000_1111”。C. idata = X”AB”。D. idata = B”21”。8． 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是__D___。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then clk’stable and not clk = ‘1’ then9． 請指出Altera Cyclone系列中的EP1C6Q240C8這個器件是屬于__C___ A. ROM B. CPLD C. FPGA 二、EDA名詞解釋，（10分）寫出下列縮寫的中文（或者英文）含義：1. ASIC 專用集成電路2. FPGA 現場可編程門陣列3. CPLD 復雜可編程邏輯器件4. EDA 電子設計自動化5. IP 知識產權核6. SOC 單芯片系統(tǒng) EDA復習試卷一、單項選擇題2. 基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測試。P14A. 功能仿真 B. 時序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現該功能塊的具體電路的IP核為__A___。P25A. 軟IP B. 固IPC. 硬IP D. 全對4. 綜合是EDA設計流程的關鍵步驟，在下面對綜合的描述中，_____D____是錯誤的。P15A. 綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程。B. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網表文件。C. 為實現系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系是唯一的（即綜合結果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過___A__實現其邏輯功能。P42A. 可編程乘積項邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，結構體描述_____B___。P274A. 器件外部特性 B. 器件的內部功能 C. 器件外部特性與內部功能 D. 器件的綜合約束7. 電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P238A. 流水線設計 B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進程中的信號賦值語句，其信號更新是___B____。P134A. 立即完成 B. 在進程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結果可實現__A__。P147A. 時序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進制計數器的VHDL描述，試補充完整。LIBRARY IEEE。USE 。USE 。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。END CNT10。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN PROCESS (CLK) BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。039。)。 置零 ELSE Q1 = Q1 + 1 。 加1 END IF。 END IF。 END PROCESS 。 Q = Q1。END bhv。2. 下面是一個多路選擇器的VHDL描述，試補充完整。LIBRARY IEEE。USE 。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) 。END bmux。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。139。 ELSE B。END bhv。三、VHDL程序改錯仔細閱讀下列程序，回答問題LIBRARY IEEE。 1USE 。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。EVENT AND CLK = 39。139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 20 WHEN 0001 = LED7S = 0000110。 21 WHEN 0010 = LED7S = 1011011。 22 WHEN 0011 = LED7S = 1001111。 23 WHEN 0100 = LED7S = 1100110。 24 WHEN 0101 = LED7S = 1101101。 25 WHEN 0110 = LED7S