【正文】 第一章 EDA 技術概述 EDA 技術發(fā)展概況 EDA是電子設計自動化（ Electronic Design Automation）英文的縮寫簡稱。電子設計自動化是一種實現(xiàn)電子系統(tǒng)或電子產品自動化設計的技術，它與電子技術，微電子技術的發(fā)展密切相關，它吸收了計算機科學領域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程的發(fā)展。伴隨著計算機、集成電路、電子系統(tǒng)的設可階計發(fā)展起來的?；仡櫧?30年電子設計技術的發(fā)展歷程，將 EDA技術由淺到深分為 CAD階段、 CAE階段、 ESDA段這 3個階段。 (1) CAD階段。 20世紀 70年代，隨著中小規(guī)模集成電路的開發(fā)應用，傳統(tǒng)的手工制圖設計印刷電路板和集成電路的方法已無法滿足設計精度和效率的要求，因此工程師們開始進行二維平面圖形的計算機輔助設計，以便解脫繁雜、機械的版圖設計工作，這就產生了第 1代EDA工具 — CAD(計算機輔助設計 )。這是 EDA發(fā)展的初級階段，其主要特征是利用計算機輔助進行電路原理圖編輯， PCB布同布線。它可以減少設計人員的繁瑣重復勞動，但自動化程度低，需要人工干預整個設計過程。這類專用軟件大多以微機為工作平臺，易于學用，設計中小規(guī)模電子系統(tǒng)可靠 有效，現(xiàn)仍有很多這類專用軟件被廣泛應用于工程設計。 (2) CAE階段。 20世紀 80年代，為適應電子產品在規(guī)模和制作上的需要，應運出現(xiàn)了以計算機仿真和自動布線為核心技術的第 2代 EDA技術，即 CAE計算機輔助工程設計階段。這一階段的主要特征是以邏輯摸擬、定時分析、故障仿真、自動布局布線為核心，重點解決電路設計的功能檢測等問題，使設計能在產品制作之前預知產品的功能與性能，已經具備了自動布局布線、電路的邏輯仿真、電路分析和測試等功能，其作用已不僅僅是輔助設計，而且可以代替人進行某種思維。與 CAD相比， CAE除了純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，從而實現(xiàn)工程設計。 (3) ESDA階段。 20世紀 90年代，盡管 CAD/CAE技術取得了巨大的成功，但并沒有把人從繁重的設計工作中徹底解放出來。在整個設計過程中，自動化和智能化程度還不高，各種 EDA軟件界面千差萬別，學習使用比較困難，并且互不兼容，直接影響到設計環(huán)節(jié)間的銜接。基于以上不足， EDA技術繼續(xù)發(fā)展，進人了以支持高級語言描述、可進行系統(tǒng)級仿真和綜合技術為特征的第 3代 EDA技術 — ESDA電子系統(tǒng)設計自動 化階段。這一階段采用一種新的設計概念自頂而下 (Top Down)的設計程式和并行工程 (Concurrent Engineering)的設計方法，設計者的精力主要集中在所要電子產品的準確定義上， EDA系統(tǒng)去完成電子產品的系統(tǒng)級至物理級的設計。 ESDA極大地提高了系統(tǒng)設計的效率，使廣大的電子設計師開始實現(xiàn)“概念驅動工程”的夢想。設計師們擺脫了大量的輔助設計工作，而把精力集中于創(chuàng)造性的方案與概念構思上，從而極大地提高了設計效率，使設計更復雜的電路和系統(tǒng)成為可能，產品的研制周期大大縮短。 目前，數(shù)字集成電路已發(fā) 展到超大規(guī)模集成電路，其集成度已高達每片含幾十到幾百萬門，并且還在迅速提高?，F(xiàn)在，一個微處理器、一個數(shù)字系統(tǒng)完全可以集成在一個或幾個 VLSI芯片中。這樣大的設計如果像過去在小規(guī)模集成電路時期一樣靠手工來完成，很可能使本來可以實現(xiàn)的設想半途而廢。 集成電路的發(fā)展與計算機輔助設計技術的發(fā)展是相輔相成的。集成電路計算機輔助設計技術在其發(fā)展過程中，形成了計算機輔助制造（ Computer Aided Manufacturing， CAM）、計算機輔助測試（ Computer Aided Test， CAT）以及計算機輔助工 程（ Computer Aided Engineering， CAE），現(xiàn)在又形成了電子系統(tǒng)設計自動化（ Electronic Design Automation，EDA）。 最初的集成電路計算機輔助設計主要是利用小型計算機進行圖形編輯和設計規(guī)則檢查。隨著計算機輔助設計技術的不斷發(fā)展，在輔助設計工具方面取得了很大的進步，可以完成包括原理圖輸入、模擬驗證、邏輯綜合、芯片布局以及印刷電路版布局等在內的多種功能，并且提供了經過精心設計和生產檢驗的單元電路庫的支持，使設計質量和設計效率得到很大的提高。在 80年代末期 90年 代初，出現(xiàn)了更高層次的集成電路計算機輔助設計工具，用戶可以在只有設計思想，但還沒有具體實現(xiàn)電路的時候就著手開始設計，即設計工作從高層開始，使用標準化的硬件描述語言描述要設計電路的行為特性，自頂向下完成整個設計。這樣，設計者可以把重點放在概念設計上，而讓自動設計工具完成大部分具體的技術實現(xiàn)。 可編程邏輯器件的發(fā)展概況 當今社會是數(shù)字集成電路廣泛應用的社會。數(shù)字集成電路本身在不斷地進行更新?lián)Q代。它由早期的電子管、晶體管、中小規(guī)模集成電路發(fā)展到超大規(guī)模集成電路（幾萬門以上）以及許多具有特定功能的專用 集成電路（ ASIC,Application Specific Integrated Circuits）。在現(xiàn)代復雜的數(shù)字邏輯系統(tǒng)中，專用集成電路的應用越來越廣泛。曾經廣泛使用的由基本邏輯門和觸發(fā)器構成的中小規(guī)模集成電路（例如， TTL和 CMOS系列數(shù)字集成電路）所占的比例卻越來越少。其主要原因是這些通用成品集成電路只能夠實現(xiàn)特定的邏輯功能，不能由用戶根據(jù)具體的要求進行修改；而且，許多使用不上的邏輯功能和集成電路管腳不能發(fā)揮應有的作用，造成電子產品的功耗增加，印刷電路板和產品體積的增大。 雖然 ASIC的成本很低 ，但設計周期長，投入費高?？删幊踢壿嬈骷?(PLD,Programmable Logic Device)問世以來經歷了從低密度 PROM、 PLA、 PAL、 GAL到高密度的現(xiàn)場可編程門陣列（ FPGA,Field Programmable Gate Array)和復雜可編程器件（ CPLD， Complex Programmable Logic Device）的發(fā)展過程?？删幊踢壿嬈骷嶋H上是一種電路的半成品芯片，這種芯片是按一定排列方式集成了大量的門和觸發(fā)器等基本邏輯原件，出廠時不具有特定的邏輯功能，需要用戶利用專門 的開發(fā)系統(tǒng)對其進行編程，在芯片內部的可編程連接點進行電路連接，實質完成某個邏輯電路或系統(tǒng)的功能，才能成為一個可在實際電子系統(tǒng)中使用的專用芯片。 可編程邏輯器件的出現(xiàn)打破了中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的天下，大規(guī)?？删幊踢壿嬈骷壤^承了專用集成電路的高集成度、高可靠性，又克服了專用集成電路設計周期長、投資大和靈活性差的缺點。而且可編程器件設計靈活，發(fā)現(xiàn)錯誤可以及時修改，逐步成為復雜數(shù)字邏輯系統(tǒng)的理想器件，非常適合于科研單位開發(fā)小批量和多品種的電子產品。甚至，有時設計專用集成電路時，也將使用 可編程邏輯器件實現(xiàn)功能樣機作為必須的步驟。 可擦出的可編程邏輯器件（ EPLD， Erasable Programmable Logic Device）則是可以由用戶通過編程實現(xiàn)具體邏輯功能的集成電路。目前，廣泛使用的低密度的 PLD（所謂低密度，是指包含的等效門低于 1000個 PLD芯片，一個門陣列的等效門就是一個具有兩輸入端的與非門）有可編程陣列邏輯（ PAL， Programmable Array Logic）和通用陣列邏輯（ GAL,Generic Array Logic）芯片。 隨著微電子技術的發(fā)展，設計與制造 集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路（ ASIC）芯片，而且希望 ASIC的設計周期盡可能短最好是在實驗室里就能設計出合適的 ASIC芯片，而且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程器件（ Field PLD），其中應用最廣泛的當屬現(xiàn)場可編程門陣列（ FPGA）和復雜可編程邏輯器件（ CPLD）。許多著名的半導體集成電路制造公司都不斷推出了各種新型的高密度 PLD（包含的邏輯門高于 1000個的 PLD芯片）。高密度 PLD包含兩種不同結構的器件，一種是復雜可編程邏輯器件，另 一種是現(xiàn)場可編程門陣列結構的器件。 相對于低密度的 PLD來說，高密度的 PLD具有更多的輸入 /輸出、乘積項（ product term）和宏單元（ macrocell），復雜可編程邏輯器件含有多個邏輯單元，其中每個邏輯單元都相當于一個低密度的 PLD（例如一個 GAL16V8），通過可編程內部連線（ PI， Programmable Interconnect）將芯片內部的邏輯單元連接起來，僅用一塊復雜可編程邏輯器件就能夠完成比較復雜的邏輯功能。 這樣的 FPGA/CPLD實際上就是一個子系統(tǒng)部件。這種芯片受到世界范圍內電子 工程設計人員的廣泛關注和普遍歡迎。經過十幾年的發(fā)展，許多公司都開發(fā)了多種可編程邏輯器件。比較典型的就是 Xilinx公司的 FPGA器件系列和 Altera公司的 CPLD器件系列，它們提供的可編程邏輯器件產品占了較大的 PLD市場。全球的 PLD/FPGA產品 60%以上是由 Altera公司和Xilinx公司提供的。當然還有許多其他類型器件，如 Lattice、 Vantis、 Actel、 Quicklogic和 Lucent公司等。 FPGA器件在結構上，邏輯單元（ logic cell）按陣列排列，由可編程的內部連接線連接這 些邏輯單元。一般來說，邏輯單元比 CPLD的乘積項和宏單元的功能要少，但是將這些邏輯單元級聯(lián)起來，就能夠形成更強的邏輯功能。例如 Xilinx公司的現(xiàn)場可編程門陣列就有XC3000A/L、 XC3100A/L、 XC4000A/L、 XC5000、 XC6200、 XC8000、 Spartan、 SpartanⅡ/ SpartanⅡ E、 Virtex等系列產品。 XC4000系列產品采用了 CMOS和 SRAM技術，其功耗非常低，在靜態(tài)和等待狀態(tài)下的功耗僅為毫瓦級。 FPGA的基本結構由可編程邏輯功能塊（ CLB）、接口功能塊（ IOB）和可編程內部連線（ PI）三個部分組成。其中：可編程邏輯功能塊（ CLB， Configurable Logic Blocks）在芯片上按矩陣排列；接口功能塊（ IOB， Input/Output Blocks）在芯片四周；可編程內部連線（ PI， Programmable Interconnect)是 FPGA最靈活的一部分，可以在邏輯功能塊的行與列以及接口功能塊之間實現(xiàn)互連?？删幊踢壿嫻δ軌K、接口功能塊和可編程內部功能連線三個主要部分構成了可編程邏輯單元陣列（ LCA， Logical Cell Array）。 CLB實現(xiàn)用戶定義的基本邏輯功能； IOB實現(xiàn)內部邏輯與器件封裝引腳之間的接口； PI完成模塊之間的信號傳遞。 FPGA的配置數(shù)據(jù)存放靜態(tài)隨機存儲器 SRAM中的數(shù)據(jù)會丟失，因此每次接通電源時，由微處理器來進行初始化和加載編程數(shù)據(jù)，或將實現(xiàn)電路的結構信息保存在外部存儲器 EPROM中，即FPGA的所有邏輯功能塊、接口功能塊和可編程內部連線的功能都由存儲在芯片上的 SRAM中的各位存儲信息控制可編程邏輯單元陣列中各個可編程點的通斷，從而達到現(xiàn)場可編程的目的。 Xilinx公司的 VirtexⅡ PRO系列采用 μ m， 9層金屬結構，是一款基于 VirtexⅡ系列基礎的高端 PFGA，其主要特點是在 VirtexⅡ上增加了高速 I/O接口能力和嵌入了 IBM公司的PowerPC處理器。 除了 FPGA產品外， Xilinx公司的 CPLD產品有 XC9500（ 5VCPLD系列）和 XC9500XL（ ）。它們采用了 ，對芯片的編程次數(shù)達到一萬次，具有在線可編程功能。 結合 XC9500系列 CPLD的速度快和 CoolRunnerXPLA3系列 CPLD的功耗地的特點，XIilinx公司又推出了第二代 CPLD產品 —— CoolRunnerⅡ系列 CPLD，例如 XC2C128等。CooolRunnerⅡ系列 CPLD的內核電源為 ，支持 、 、 /輸出電平 ,它具有 XC9500系列 CPLD所沒有的時鐘分頻和倍頻功能，特別適合采用電池供電的電子產品。 Altera公司有 MAX7000系列、 MAX9000系列、 FLEX8000系列、 FLEX10K系列、APEX20K、 ACEX、 Cyclone和 Stratix等產品。 MAX系列 CPLD采用 EEPROM技術和乘積項的結構； FLEX系列 CPLD采用 SRAM技術和查表結構； Stratix系列 CPLD內嵌乘加結構的 DSP塊，采用 ， 。 MAX系列非常適合應用于復雜的組合邏輯和狀態(tài)機數(shù)字系統(tǒng)中（例如接口總線控制器、譯碼器等）； FLEX系列適合應用于需要進行快速運算的數(shù)字邏輯系統(tǒng)中（例如數(shù)字信號處理、PCI接口電路和計數(shù)器等）； APEX20K系列同時具備了 MAX系列和 FLEX系列的特點，內部還有高速度雙端 RAM。 Stratix系列芯片由 QuartusⅡ 。它還具有以下特點： （ 1）內嵌三級存儲單元：可配置 為移位寄存器的 512b小容量 RAM； 4kb容量的標準 RAM（ M4K）； 512Kb的大容量 RAM（ MegaRAM），并自帶奇偶校驗。 (2)內嵌乘加結構的 DSP塊（包括硬件乘法器 /硬件累加器和流水線結構），適合于高速數(shù)字信號處理和各類算法的實現(xiàn)。 （ 3)全新布線結構，分為三種長度的行列布線，在保證延時可預測的同時，提高