【正文】 e Logic Blocks）在芯片上按矩陣排列；接口功能塊（ IOB， Input/Output Blocks）在芯片四周；可編程內(nèi)部連線（ PI， Programmable Interconnect)是 FPGA最靈活的一部分，可以在邏輯功能塊的行與列以及接口功能塊之間實現(xiàn)互連。一般來說，邏輯單元比 CPLD的乘積項和宏單元的功能要少，但是將這些邏輯單元級聯(lián)起來，就能夠形成更強的邏輯功能。比較典型的就是 Xilinx公司的 FPGA器件系列和 Altera公司的 CPLD器件系列，它們提供的可編程邏輯器件產(chǎn)品占了較大的 PLD市場。 相對于低密度的 PLD來說，高密度的 PLD具有更多的輸入 /輸出、乘積項（ product term）和宏單元（ macrocell），復(fù)雜可編程邏輯器件含有多個邏輯單元，其中每個邏輯單元都相當(dāng)于一個低密度的 PLD（例如一個 GAL16V8），通過可編程內(nèi)部連線（ PI， Programmable Interconnect）將芯片內(nèi)部的邏輯單元連接起來，僅用一塊復(fù)雜可編程邏輯器件就能夠完成比較復(fù)雜的邏輯功能。 隨著微電子技術(shù)的發(fā)展，設(shè)計與制造 集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。而且可編程器件設(shè)計靈活，發(fā)現(xiàn)錯誤可以及時修改，逐步成為復(fù)雜數(shù)字邏輯系統(tǒng)的理想器件，非常適合于科研單位開發(fā)小批量和多品種的電子產(chǎn)品。 雖然 ASIC的成本很低 ，但設(shè)計周期長，投入費高。它由早期的電子管、晶體管、中小規(guī)模集成電路發(fā)展到超大規(guī)模集成電路（幾萬門以上）以及許多具有特定功能的專用 集成電路（ ASIC,Application Specific Integrated Circuits）。在 80年代末期 90年 代初，出現(xiàn)了更高層次的集成電路計算機輔助設(shè)計工具，用戶可以在只有設(shè)計思想，但還沒有具體實現(xiàn)電路的時候就著手開始設(shè)計，即設(shè)計工作從高層開始，使用標(biāo)準(zhǔn)化的硬件描述語言描述要設(shè)計電路的行為特性，自頂向下完成整個設(shè)計。 集成電路的發(fā)展與計算機輔助設(shè)計技術(shù)的發(fā)展是相輔相成的。設(shè)計師們擺脫了大量的輔助設(shè)計工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了設(shè)計效率，使設(shè)計更復(fù)雜的電路和系統(tǒng)成為可能，產(chǎn)品的研制周期大大縮短。在整個設(shè)計過程中，自動化和智能化程度還不高，各種 EDA軟件界面千差萬別，學(xué)習(xí)使用比較困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。這一階段的主要特征是以邏輯摸擬、定時分析、故障仿真、自動布局布線為核心，重點解決電路設(shè)計的功能檢測等問題，使設(shè)計能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，已經(jīng)具備了自動布局布線、電路的邏輯仿真、電路分析和測試等功能，其作用已不僅僅是輔助設(shè)計，而且可以代替人進(jìn)行某種思維。它可以減少設(shè)計人員的繁瑣重復(fù)勞動，但自動化程度低，需要人工干預(yù)整個設(shè)計過程?；仡櫧?30年電子設(shè)計技術(shù)的發(fā)展歷程，將 EDA技術(shù)由淺到深分為 CAD階段、 CAE階段、 ESDA段這 3個階段。第一章 EDA 技術(shù)概述 EDA 技術(shù)發(fā)展概況 EDA是電子設(shè)計自動化（ Electronic Design Automation）英文的縮寫簡稱。 (1) CAD階段。這類專用軟件大多以微機為工作平臺，易于學(xué)用，設(shè)計中小規(guī)模電子系統(tǒng)可靠 有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計。與 CAD相比， CAE除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，從而實現(xiàn)工程設(shè)計?；谝陨喜蛔悖?EDA技術(shù)繼續(xù)發(fā)展，進(jìn)人了以支持高級語言描述、可進(jìn)行系統(tǒng)級仿真和綜合技術(shù)為特征的第 3代 EDA技術(shù) — ESDA電子系統(tǒng)設(shè)計自動 化階段。 目前，數(shù)字集成電路已發(fā) 展到超大規(guī)模集成電路，其集成度已高達(dá)每片含幾十到幾百萬門，并且還在迅速提高。集成電路計算機輔助設(shè)計技術(shù)在其發(fā)展過程中，形成了計算機輔助制造（ Computer Aided Manufacturing， CAM）、計算機輔助測試（ Computer Aided Test， CAT）以及計算機輔助工 程（ Computer Aided Engineering， CAE），現(xiàn)在又形成了電子系統(tǒng)設(shè)計自動化（ Electronic Design Automation，EDA）。這樣，設(shè)計者可以把重點放在概念設(shè)計上，而讓自動設(shè)計工具完成大部分具體的技術(shù)實現(xiàn)。在現(xiàn)代復(fù)雜的數(shù)字邏輯系統(tǒng)中，專用集成電路的應(yīng)用越來越廣泛?？删幊踢壿嬈骷?(PLD,Programmable Logic Device)問世以來經(jīng)歷了從低密度 PROM、 PLA、 PAL、 GAL到高密度的現(xiàn)場可編程門陣列（ FPGA,Field Programmable Gate Array)和復(fù)雜可編程器件（ CPLD， Complex Programmable Logic Device）的發(fā)展過程。甚至，有時設(shè)計專用集成電路時，也將使用 可編程邏輯器件實現(xiàn)功能樣機作為必須的步驟。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路（ ASIC）芯片，而且希望 ASIC的設(shè)計周期盡可能短最好是在實驗室里就能設(shè)計出合適的 ASIC芯片，而且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程器件（ Field PLD），其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。 這樣的 FPGA/CPLD實際上就是一個子系統(tǒng)部件。全球的 PLD/FPGA產(chǎn)品 60%以上是由 Altera公司和Xilinx公司提供的。例如 Xilinx公司的現(xiàn)場可編程門陣列就有XC3000A/L、 XC3100A/L、 XC4000A/L、 XC5000、 XC6200、 XC8000、 Spartan、 SpartanⅡ/ SpartanⅡ E、 Virtex等系列產(chǎn)品?？删幊踢壿嫻δ軌K、接口功能塊和可編程內(nèi)部功能連線三個主要部分構(gòu)成了可編程邏輯單元陣列（ LCA， Logical Cell Array）。 除了 FPGA產(chǎn)品外， Xilinx公司的 CPLD產(chǎn)品有 XC9500（ 5VCPLD系列）和 XC9500XL（ ）。 Altera公司有 MAX7000系列、 MAX9000系列、 FLEX8000系列、 FLEX10K系列、APEX20K、 ACEX、 Cyclone和 Stratix等產(chǎn)品。它還具有以下特點： （ 1）內(nèi)嵌三級存儲單元：可配置 為移位寄存器的 512b小容量 RAM； 4kb容量的標(biāo)準(zhǔn) RAM（ M4K）； 512Kb的大容量 RAM（ MegaRAM），并自帶奇偶校驗。 （ 5）增加片內(nèi)終端匹配電阻，提 高信號完整性，簡化 PCB布線。而 Altera公司把自己的 PLD產(chǎn)品 —— MAX系列（乘積項技術(shù)， EEPROM工藝）和 FLEX系列（查找表技術(shù)， SRAM工藝）都稱為 CPLD。其使用方法與上述 PLD一樣，但是這種 PLD的缺點是不能重復(fù)改寫，所以初期開發(fā)過程的費用也比較高。下面從使用方面將三者進(jìn)行對比。 (3) 綜合過程：任何一種語言源程序，最終都要轉(zhuǎn)換成門電路級才能被布線器或適配器所接受。 (5) 支持的 EDA工具：支持 VHDL和 Verilog的 EDA工具很多，但支持 ABEL 的綜合器僅僅 Dataio 一家。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本(IEEE1076)之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL接口。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與Verilog語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。就目前流行的 EDA工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。 (4) 用 VHDL 完成一個確定的設(shè)計，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表 (根 據(jù)不同的實現(xiàn)芯片 )。 (5) VHDL對設(shè)計的描述具有相對獨立性。 VHDL 與 Verilog 、 ABEL 語言的比較 一般的硬件描述語言可以在三個層次上進(jìn)行電路描述，其層次由高到低依次可分為行 為級、 RTL級和門電路級。由于任何一種語言源程序，最終都要轉(zhuǎn)換 成門電路級才能被布線器或適配器所接受，因此 VHDL語言源程序的綜合通常要經(jīng)過行 為級 ?RTL 級 ?門電路級的轉(zhuǎn)化，而 Verilog語言源程序的綜合過程要稍簡單，即經(jīng)過 RTL 級 ?門電路級的轉(zhuǎn)化。顯然 VHDL和 Verilog主要的區(qū)別在于邏輯表達(dá)的描述級別。 由于 VHDL和 Verilog各有所長，市場占有量也相差不多。在 VHDL設(shè) 計中，綜合器完成的工作量是巨大的，設(shè)計者所做的工作就相對減少了；而在 Verilog設(shè) 計中工作量通常比較大，因為設(shè)計者需要搞清楚具體電路結(jié)構(gòu)的細(xì)節(jié)。 ABELHDL被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計，由于其語 言描述的獨立性，因而適用于各種不同規(guī)模的可編程器的設(shè)計。雖然有不少 EDA軟件支持 ABELHDL， 但 提供 ABELHDL綜合器的 EDA公司僅 DATAIO一家。一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進(jìn) 行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計電路板，最后進(jìn)行實測與調(diào)試。 （ 4） 對于集成電路設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 （ 2）庫（ Library）的引入。 （ 3） 設(shè)計文檔的管理。 EDA仿真測試技術(shù)只需通過計算機，就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性特點完成一系列準(zhǔn)確的測試與仿真操作，在完成實際系統(tǒng)的安裝后，還能對系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描測試。 無論傳統(tǒng)的應(yīng)用電子系統(tǒng)設(shè)計得如何完美，使用了多么先進(jìn)的功能器件，如某公司的單片機、 CPU、 DSP 處理器、數(shù)字鎖相環(huán)或其他特性功能的 IC，都掩蓋不了一個無情的事實，即該系統(tǒng)對于設(shè)計者來說，沒有任何自主知識產(chǎn)權(quán)可言，因為系統(tǒng)中的關(guān)鍵性的器件并非出自設(shè)計者之手，這將導(dǎo)致該系統(tǒng)在許多情況下的應(yīng)用直接受到限制，而且有時是致命的。 傳統(tǒng)的電子設(shè)計方法至今沒有任何標(biāo)準(zhǔn)規(guī)范加以約束，因此，設(shè)計效率低，系統(tǒng)性能差，開發(fā)成本高，市場競爭能力小。 （ 7） 適用于高效率大規(guī)模系統(tǒng)設(shè)計的自頂向下設(shè)計方案。 EDA不但在整個設(shè)計流程上充分利用計算機的自動設(shè)計能力，在各個層次上利用計算機完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機對硬件系統(tǒng)進(jìn)行完整的測試（邊界掃描技術(shù)）。 對于傳統(tǒng)的電子設(shè)計而言，對電子設(shè)計工程師似乎有更多的要求：他在電子技術(shù)理論和設(shè)計實踐方面必須是行家里手；他不但應(yīng)該是軟件高手，同時還是經(jīng)驗豐富的硬件設(shè)計能工巧匠；他必須熟悉針對不同單片機或 DSP 器件開發(fā)系統(tǒng)的使用方法和性能，還必須知道許多器件的封裝形式和電器特性，知道不同的在線測試表的使用方法和性能指標(biāo)；他要熟練掌握大量的與設(shè)計理論和優(yōu)化技術(shù)毫無關(guān)系得技能技巧，不得不事無巨細(xì)，事必躬親。 （ 10） 高速性能好。工作于 12MHz 晶振頻率的 MCS51 系列單片機對 A/D 控制的采樣頻率為 20KHz 上下，即約每秒兩萬次。它的運行方式類似于 CPU，但卻有良好的可靠性和高速的性能。原理圖輸入方式的 優(yōu)點是直觀，能滿足以設(shè)計分析為主的一般要求，但是原理圖輸入方式不適合用 EDA綜合工具。為此， EDA公司在 90年代相繼推出一批圖形化免編程的設(shè)計輸入工具，它們允許設(shè)計師用他們最方便并熟悉的設(shè)計方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計文件，然后由 EDA工具自動生成綜合所需的硬件描述語言文件。 具有混合信號設(shè)計能力的 EDA工具能處理含有數(shù)字信號處理、專用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)計。在整個電子設(shè)計過程中仿真是花費時間最多的工作也是占用EDA工具資源最多的一個環(huán)節(jié)。預(yù)計在下一代 EDA工具中，仿真工具將有一個較大的發(fā)展。當(dāng)然，設(shè)計者的經(jīng)驗在設(shè)計綜合中仍將起到重要的作用，自動綜合工具將有效地提高優(yōu)化設(shè)計效率。版圖綜合則是將門級和電路級的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時將通過自動交互的設(shè)計環(huán)境，實現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實現(xiàn)最佳的版圖設(shè)計。今天的 EDA工具將向著功能強大、簡單易學(xué)、使用方便的方向發(fā)展。這都得益于 PLD 期的出現(xiàn)及功能強大的軟件支持。這兩種語言已被確定為 IEEE標(biāo)準(zhǔn)。這一步在 PLD 開發(fā)過程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個，即代碼質(zhì)量和綜合軟件性能。映射工具把邏輯門映射到 FPGA芯片中的查找表（ LUT）單元或 CPLD 芯片中的通用邏輯單元（ GLB），布局布線工具將這些邏輯門和邏輯單元連接在一起，實現(xiàn)復(fù)雜的數(shù)字邏輯系統(tǒng)。 （ 6）將 BIT 流文件或熔絲圖文件下載到 FPGA或 CPLD 芯片中，在硬件上實現(xiàn)設(shè)計者用電路原理圖或硬件描述語言描述的設(shè)計。一般來說，不同的 FPGA廠商提供了適用于自己的 FPGA電路的專用仿真綜合工具。而”速度“指設(shè)計在芯片上穩(wěn)定運行時，所能夠達(dá)到的最高頻率，這個頻率由設(shè)計的時序、時鐘周期、芯片管腳到管腳的延遲時間等眾多時序參數(shù)決定。這兩種目標(biāo)充分體現(xiàn)了面積和速度平衡的思想。 思考與習(xí)題一 1. EDA 技術(shù)的發(fā)展分