【正文】 PLD/FPGA 器件的通用下載電路模塊，可以對 ALTERA、 LATTICE、 XILINX等國際著名的 PLD 公司幾乎所有 isp 或現(xiàn)場配置的 CPLD/FPGA 進行編程下載，且能自動識別。因此，用戶可避免單 5V 的 EDA 實驗系統(tǒng)過時淘汰之慮。 3 編程下載通用性強 主板系統(tǒng)含 FPGA/CPLD 通用下載編程模塊，可用于對 Altera 、 Lattice、 Xilinx 等多家國際著名的 PLD 公司幾乎所有 isp 或現(xiàn)場配置的 CPLD/FPGA 進行編程下載，包括可對不同工作電壓 CPLD/FPGA 的編程，且在編程中無須作任何跳線切換即能自動識別主系統(tǒng)上的芯片，安全 可靠，適合學(xué)生高密度的實驗操作。同時，也 實現(xiàn)了實驗箱與實驗箱的級聯(lián) ， 成為更大的主板系統(tǒng)， 使資源更豐富，使系統(tǒng)設(shè)計成為可能。這種結(jié)構(gòu)可以開發(fā)各種適配板與擴展板，可以建立不同的方案來滿足要求，充分體現(xiàn) EDA 工具箱的本質(zhì)。采用 主板 A（基本實驗系統(tǒng)） +適配板 B（擴展板） +擴展板 C（適配板） 的結(jié)構(gòu)，配置靈活，可擴展性強， 專業(yè)和應(yīng)用范圍適用面寬，體現(xiàn)出 EDA 實驗箱 工具化的本質(zhì)。 ? 配置靈活： 主板是一個標(biāo)準(zhǔn)配置系統(tǒng)，是一個最簡 EDA 工具系統(tǒng)，包含了核心芯片 A（ EP1K30QC208），在不需要適配板 B 與擴展板 C 的情況下可以完成 EDA 教學(xué)的基本要求。 ? 適用范圍面寬： 由于電子自動化設(shè)計的高速發(fā)展，應(yīng)用面在不斷展寬，作為工具箱可以適應(yīng)各方面的開發(fā)與應(yīng)用。比如：一個實驗箱有 8 個數(shù)碼管，若在一個系統(tǒng)設(shè)計中，要用到 16 個數(shù)碼管，可以不用另外購買做成擴展板這么麻煩，可以用兩 2 個實驗箱級聯(lián)來完成。 良好的混合電壓（ MV）兼容功能 綠色能源電子系統(tǒng)要求器件低功耗、低噪聲和高電磁兼容性。另外主板系統(tǒng)電源是可調(diào) 的，可以滿足不同電壓的系統(tǒng)電路，尤其是低電壓系統(tǒng)。選擇不同的跳線 XK1（ 5V）、 XK2（ ）、 XK3()或 XK4()，可以對不同芯核電壓的 CPLD/FPGA 器件進行在系統(tǒng)編程和配置。 液晶顯示模塊 液晶為選配器件，型號為 FM12232B(或兼容型號器件都可以 )，在配置好液晶后才可以做液晶顯示控制實驗，該類型液晶的具體工作原理可參考附帶光盤中提供的資料（和實驗四十三源程序放在一起），液晶設(shè)計內(nèi)容詳見實驗說明。在送出的位選足夠快的情況下，人眼就分辨不出是一位一位顯示出來的，給人的感覺是一起顯示的。高速的模數(shù)轉(zhuǎn)換器，實驗時從插孔輸入模擬信號，輸入信號幅度要求控制在05V。該芯片把數(shù)字量轉(zhuǎn)化為電流量，通過運放轉(zhuǎn)換為電壓輸出。12V 供電，在做實驗時一定要打開該電源，否則沒有結(jié)果輸出。時鐘源模塊共有三組 “時鐘信號 ”源（每組分為低中高頻段），在該模塊中由 12MHZ、 的晶體通過 RC振蕩電路、 74LS393 分頻電路依次得到各種不同時鐘信號。當(dāng)打開 TPW1 電源開關(guān)時，時鐘源模塊開始工作，正常工作時指示燈 TL1 亮。該模塊可對差模輸入信號進行濾波，若是單端輸入，一端輸入信號而另一端接地。 邏輯筆模塊 提供一個邏輯筆模塊，把邏輯筆一端插入該模塊插孔，另一端用來判斷電平狀態(tài)，符合 TTL 電平，即對于低電平的閥值選擇為小于 ，綠指示 燈亮來指示，對于高電平的閥值選擇為大于 ，紅指示燈亮來指示，介于二者之間的為高阻，黃指示燈亮來指示，一般懸空狀態(tài)為高阻態(tài)。 1模式選擇模塊 為了全面開放 I/O 口，我們通過撥碼開關(guān) CTRL 來實現(xiàn) I/O 口的免連線問題，模式選擇模塊功能說明如下圖所示，撥碼開關(guān) CTRL 功能在實驗箱上寫了標(biāo)識說明，在做實驗時對照標(biāo)識操作。 R E F1GND2A03A14C O S C5GND6DADJ7F A D J8GND9I I N10GND11P D O12P D I13S Y N C14DGND15DV+16V+17GND18OUT19V20AU2模擬信號源A P 1A P 2+ 1 2 V 1 2 V+ 5 VA R 1A R 2A L 1A L 2+ A 1 2 V+ A 5 V A 1 2 VA C 1A C 2A E C 1A E C 2GND1IN2OUT3AU1 A 5 V A 5 V+ A 5 V A C 6A R 1 2A R 1 3A R 1 1+ A 1 2 V A 1 2 VA T P 132184A U 3 AI / OA C O N 1A R 3 A R 4A R 5 A R 6567A U 3 BR E FDADJDADJA R 7A R 8+ A 5 VA J 1A J 2A J 3A C 3A C 4A R 9A R 1 0R E FA T P 2I/OA C O N 2A J 0A T P 3I/OA C O N 3A C 5A W 2A W 3A W 1+ A 1 2 V+ A 5 VA B 2A B 1+ A 5 VA J 4A C 7 1 4 4 鍵盤模塊 通 常矩陣式鍵盤都是單片機控制，本模塊提供的鍵盤模塊完全用 CPLD/FPGA 控制，具體實現(xiàn)方法見相關(guān)實驗內(nèi)容。如上圖所示，在模式選擇中選擇有效時，當(dāng)與 I/O 口相對 應(yīng)的開關(guān) Kdi（ i=1...16）作為輸入使用時，開關(guān)撥向上，開關(guān)上方的發(fā)光二極管亮，表示開關(guān)向該 I/O 口輸入一個邏輯量為 “1”的高電平，撥向下時，表示 “0”。另外+,+,+ 直流電源并非固定的，可以通過 PW1， PW2， PW3 電位器調(diào)節(jié)成不同的電壓，例如把 電源調(diào)節(jié)成 或 ，這樣使 或 系統(tǒng)成為可能，并且所有直流電源都通過插孔引出，為以后開發(fā)各種不同電源系統(tǒng)（尤其低電壓系統(tǒng)）適配板和擴展板成為可能。 I/O0I/O44 插孔分布已在上面各模塊中已作說明，共 45 個；適配板B 插座分布了 BI/O0BI/O54，共 55 個 I/O 口，在主板系統(tǒng)上引出了 7 個 I/O 口插 孔，分別為 BI/O48BI/O54，另外的 BI/O0BI/O47 共 48 個 I/O 口通過擴展板（數(shù)字邏輯學(xué)習(xí)板）引出，數(shù)字邏輯學(xué)習(xí)板的介紹見本部分內(nèi)容四實驗箱配置說明中的擴展板說明部分；擴展板C 插座分布了 CI/O0CI/O40 共 41 個 I/O 口，在主板系統(tǒng)上引出了 1 個 I/O 口插孔為 I/O40，同樣所有 CI/O0CI/O40 共 41 個也可以用擴展板（數(shù)字邏輯學(xué)習(xí)板）引出，實現(xiàn)了所有 I/O口開放的功能。若想自行開發(fā)或?qū)W 習(xí)其它類型的 CPLD/FPGA（包括單片機， DSP 芯片等）適配板時，核心芯片起到適配板與主板系統(tǒng)硬件連接的橋梁作用，實現(xiàn)適配板 I/O 免連線與 I/O 口完全開放的功能，另外為配合核心芯片的使用，我們將配一個 EEPROM 芯片 EPC2LC20（選配），從而進行掉電保護，所謂掉電保護是指 FPGA型芯片是 RAM 存儲方式，斷電后程序丟失，配置 EEPROM 芯片后，在加電時自動向目標(biāo)芯片加入程序，不需要再下載程序，故在有意于開發(fā)或有適配板的情況下建議購買EEPROM 芯片。另外說明的引腳定義中電源與時鐘引入定義跟適配板 B 插座（見適配板 B 插座說明）定義完全一致，所以擴展板 C 插座和適配板 B 插座是互相兼容的，從而實現(xiàn) 主板（基本實驗系統(tǒng)） +適配板B（擴展板） +擴展板 C（適配板） 的靈活結(jié)構(gòu)來構(gòu)造多重復(fù)雜系統(tǒng)。 軟件 采用 Max＋ plus II 版軟件， 軟件的安裝與使用參見附帶光盤的 學(xué)習(xí)課件。 CI/O20CI/O31分別連接到交通燈的發(fā)光二極管 L1L12，送高電平發(fā)光二極管亮。其它相關(guān)接口參見實驗內(nèi)容。 此處為適配板B 的插座CON2 BPIN79 80 插座說明 :適配板 B 處的插座 CON2（ 80PIN： 180）分別與插座 CZ20（ 40PIN： 140）、 CZ21 （ 40PIN： 4180）一 一對應(yīng)相連。 電源關(guān)掉的順序剛好與此相反。 在拔出下載板與擴展板時千萬要注意：不要用 力過猛。 在使用連接線做實驗時，連接線應(yīng)該輕輕插上和輕輕拔出，以提高連接線的使用壽命。切忌無視現(xiàn)象，繼續(xù)實驗，以免造成嚴(yán)重的后果。 熟悉 ZY11EDA13BE 型實驗箱。 三、實驗原理 半加器的設(shè)計： 半加器表達式：進位： co=a and b 和 ： so=a xnor (not b) 半加器原理圖如下： 四、實驗步驟 由教師演示 Max+plusII 軟件的 使用方法 。 畫出 半加器 的 仿真波形圖貼于實驗報告中。 三、實驗儀器 ZY11EDA13BE 型實驗箱通用編程模塊，配置模塊，開關(guān)按鍵模塊， LED 顯示模塊。 指定目標(biāo)器件，并對編譯通過的原理圖分配管腳，分配完后再編譯一次。輸入變量為邏輯 “1”時表示表決者 “贊同 ”，輸入變量為 “0”時，表示表決者 “不贊同 ”。 七 、實驗報告 記錄實驗 結(jié)果，列出七人表決器的真值表 ，簡要寫出實驗步驟，畫出仿真波形 。 四、實驗原理 在數(shù)字系統(tǒng)中經(jīng)常需要一些串行周期性信號，在每個循環(huán)周期中， 1 和 0 數(shù)碼按一定的規(guī)則順序排列，稱為序列信號。 數(shù)據(jù)選擇器實現(xiàn)： 由于巴克碼的代碼序列已經(jīng)確定，因此可用 8 選 1 數(shù)據(jù)選擇器 741541 實現(xiàn)。即當(dāng)數(shù)碼管顯示 0 時，七進制計數(shù)器計數(shù)結(jié)果為 000，數(shù)據(jù)選擇器地址輸入 000， LED 顯示第一位代碼 1。巴克碼共 7 個代碼， 可 用 3 位觸發(fā)器來實現(xiàn) 。 29 五、實驗步驟 在 Max+plusII 軟件中新建原理圖文件，輸入自己設(shè)計的原理圖，編譯，仿真，鎖定管腳并下載到目標(biāo)芯片。 30 實驗 四 基本組合邏輯電路的 VHDL 模型 一、實驗?zāi)康? 掌握簡單的 VHDL 程序設(shè)計。 四、實驗原理 三態(tài)緩沖器： 三態(tài)緩沖器（ Tristate Buffer）的作用是轉(zhuǎn)換數(shù)。 二、實驗內(nèi)容 分別設(shè)計并實現(xiàn)緩沖器、選擇器、譯碼器、編碼器、移位器、全加器的 VHDL 模型。觀察 LED 是否按照要求輸出巴克 碼。從序號從 060的 轉(zhuǎn)移過程中，無論哪位（ Q3 或 Q2 或 Q1）輸出，最終輸出都是巴克碼，只是開始的輸出量不同。如此循環(huán)輸出 7 位巴克碼。用第一全局時鐘 GCLK1 作為碼產(chǎn)生時鐘，經(jīng)過一個 7 進制計數(shù)器（可用十進制計數(shù)器 74160/十六進制計數(shù)器 74161 接成），產(chǎn)生 000110 三位地址選擇信號連接在 74154 數(shù)據(jù)選擇端 A、 B、 C。因此在通信、雷達、遙控、遙 測等領(lǐng)域都有廣泛的應(yīng)用。 二、實驗內(nèi)容 設(shè)計并實現(xiàn)巴克碼（ 1110010）發(fā)生器。 LED1 亮表示表決通過，不亮表示不通過。 下載配置文件 下載 到目標(biāo)芯片。 五、實驗注意事項： 實驗指導(dǎo)書中的所有實驗內(nèi)容都是針對主板系統(tǒng)的核心芯片 EP1K30QC2082 來設(shè)計的， 實驗原理中提供了管腳分配情況，管腳分配好后必須通過成功編譯才可以下載配置。 六、實驗思考題 Max+plusII 軟件使用中大小寫字母是否有區(qū)別？ 在進行一個完整的實驗流程時應(yīng)注意些什么？ 27 實驗 二 七人表決器 一、實驗?zāi)康? 復(fù)習(xí)組合邏輯電路實驗內(nèi)容。 參考第一部分實驗系統(tǒng)簡介，熟悉 ZY11EDA13BE 型實驗箱結(jié)構(gòu)，組成，了解各模塊 的基本作用，了解主板 I/O 分布情況，認(rèn)識液晶屏，并口連接器，晶振， JTAG 接口，邏輯筆，跳線等器件或組件。 參考第一部分實驗箱簡介，熟悉 ZY11EDA13BE 型實驗箱的結(jié)構(gòu)與組成。 1 在高密度下載操作時有時會碰到下載不成功或者始終不成功的情況，若不是軟件或操作 上的問題，要求實驗箱斷電一次，同時斷開時鐘源的電源開關(guān)和設(shè)置模 式選擇 CTRL全部無效，再打開實驗箱的直流電源重新下載，即一般可以解決此問題。 如果在實驗中由于操作不當(dāng)或其它原 因出現(xiàn)異常情況，如數(shù)碼管顯示不穩(wěn)閃爍，芯片發(fā) 燙等?；九渲弥杏玫搅藘蓧K擴展板，插上去后可以不用拔出，若要拔出，嚴(yán)禁讓學(xué)生操作，或者嚴(yán)格按照上面的方法操作，以免損壞器件。 特別是不要用手觸摸核心芯片 A，靜電可能損壞此貼片芯片。 實驗系統(tǒng)各種硬件設(shè)備的安裝均應(yīng)在微機和實驗平臺斷電的情況下進行，嚴(yán)禁帶電操作。 此處為