【正文】 開對話框，在 Time 編輯框中輸入 100，單位 us。單擊 New 對話框中的 Other Files 選項(xiàng)卡標(biāo)簽，再選擇 Vector Waveform File 選項(xiàng)，單擊 OK 按鈕，組建一個 。如下圖： 半加器原理圖 （ 3）、將此文件另存為 。 利用 Quartus II 軟件 實(shí)現(xiàn)原理圖輸入 設(shè)計文件的編輯和產(chǎn)生相應(yīng)的原理圖符號元件 。 2．實(shí)驗(yàn)原 理 利用 VHDL 完成電路設(shè)計后，必須借助 EDA 工具中的綜合器、適配器、時序仿真器和編程器等工具進(jìn)行相應(yīng)的處理后，才能使此項(xiàng)設(shè)計在 FPGA 上完成硬件實(shí)現(xiàn)，并得到硬件測試，從而使 VHDL 設(shè)計得到最終的驗(yàn)證。 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， 包括模塊化的編譯器， 能滿足各種特定設(shè)計的需要，同時也支持第三方的仿真工具 。 5．實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄 安裝 QUARTUSII 軟件； 因?yàn)閷?shí)驗(yàn)時我的機(jī)器了已經(jīng)有 QUARTUSII 軟件，所以我并沒有進(jìn)行安裝 軟件的操作。 （ 4）、在主菜單中選擇 Processing→ Start Compilation 命令，系統(tǒng)對設(shè)計進(jìn)行編譯，同時打開 Compilation Report Flow Summary 窗體， Status 視圖顯示編譯進(jìn)程。 （ 6）在 的波形文件左 側(cè)單擊右鍵，選擇 Insert→ Insert Node or Bus（或直接雙擊界面）打開后再選擇 Node Finder 按鈕，打開。按住 Ctrl鍵，同時向下滾動鼠標(biāo)滑輪，使窗口比例合適，拖動選擇節(jié)點(diǎn) a 的一段波形，使其被選中，然后單擊左側(cè)工具欄的按鈕，使選中的一段波形狀態(tài)變?yōu)?1。 （ 9）選擇 Processing→ Start Simulation 命令。以致出現(xiàn)了一些不必要的錯誤。我基本是明白了這些操作。 福建農(nóng)林大學(xué) 金山 學(xué)院信息工程類實(shí)驗(yàn)報告 系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2020 級 姓名： 邱彬彬 學(xué)號： 100202079 實(shí)驗(yàn)課程： EDA 技術(shù) 實(shí)驗(yàn)室號： __田實(shí) 405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2020 年 4月 13 日 指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)二 用文本輸入法設(shè)計 2 選 1 多路選擇器 1．實(shí)驗(yàn)?zāi)康暮鸵? 本實(shí)驗(yàn)為綜合性實(shí)驗(yàn)，綜合了 簡單組合電路邏輯 、 QuartusII 的使用方法 、多層次電路設(shè)計、仿真和硬件測試 等內(nèi)容 。 將設(shè)計好的 2 選 1 多路多路選擇器看成是一個元件 mux21a，利用元件例化語句描述下圖，并將此文件放在同一目錄 E:\muxfile 中。 ENTITY mux21a IS PORT ( a,b:IN BIT。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s= ‘ 0’ ELSE b。 以上的是 2 選 1的選擇器編寫過程，接下來設(shè)計 3選 1的選擇器，過程如下： 新建一個 Text editor file，并保存擴(kuò)展名為 .VHD 的 文件和 放在同一個文件夾目錄下然后輸入代碼，參考程序如下： LIBRARY IEEE。 END ENTITY muxk。 SIGNAL tmp : STD_LOGIC。 然后進(jìn)行保存，編譯，仿真，出現(xiàn)如下錯誤，如圖 22 所示： 圖 經(jīng)分析，為標(biāo)點(diǎn)符號出錯和關(guān)鍵字出錯。 6．實(shí)驗(yàn)數(shù)據(jù)處理與分析 以上各圖中，左起第一到第五個 led 燈依次表示 a1 a2 a3 s0 s1，分析上圖可知，當(dāng) s1=0 時， 結(jié)果輸出 a1，當(dāng) s1=1 時輸出 s0 決定是輸出 a2 或是a3 7．質(zhì)疑、建議、問題討論 質(zhì)疑：一個二選一的多路選擇器可以由一個使能輸入端進(jìn)行選擇輸出，那么一個三選一的多路選擇器可以由兩個使能輸入端進(jìn)行選擇輸出，這樣就可以實(shí)現(xiàn)三個輸入端的選擇輸出。 福建農(nóng)林大學(xué) 金山 學(xué)院信息工程類實(shí)驗(yàn)報告 系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2020 級 姓名： 邱彬彬 學(xué)號： 100202079 實(shí)驗(yàn)課程： EDA 技術(shù) 實(shí)驗(yàn)室號： __田實(shí) 405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2020 年 4月 13 日 指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)三 用文本輸入法設(shè)計 7 段數(shù)碼顯示譯碼器 1．實(shí)驗(yàn)?zāi)康暮鸵? 本實(shí)驗(yàn)為 綜合性實(shí)驗(yàn)，綜合了 簡單組合電路邏輯 ,QuartusII 的使用方法 ,多層次電路設(shè)計、仿真和硬件測試 等內(nèi)容 。例如當(dāng) LED7S 輸出為“ 1101101”時，數(shù)碼管的 7個段： g、 f、 e、 d、 c、 b、 a 分別接 0、 0、 1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“ 5”。 2） 數(shù)碼管顯示電路設(shè)計 利用以上設(shè)計的譯碼器模塊，設(shè)計一個可以在 8 個數(shù)碼管上同時顯示字符的電路。 4） 通過 QuartusII 集成環(huán)境，將設(shè)計下載到實(shí)驗(yàn)電路上進(jìn)行硬件測試。 led7s:out std_logic_vector(6 downto 0))。 when0010=led7s=1011011。 when0110=led7s=1111101。 when1010=led7s=1110111。 when1110=led7s=1111001。 end process。 use 。 A:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。EVENT AND CLK=39。 END IF。 P2:PROCESS(D) BEGIN CASE D IS WHEN 0000= A=0111111。 WHEN 0100= A=1100110。 WHEN 1000= A=1111111。 WHEN 1100= A=0111001。 WHEN OTHERS= NULL。 仿真波形： 硬件測試結(jié)果 及分析： CLK 頻率不同，輪流點(diǎn)亮 8 個數(shù)碼管的速率也不同，當(dāng) CLK 頻率足夠大時，可實(shí)現(xiàn) 同時顯示 8個字符的效果。 2．實(shí)驗(yàn)原理 1 位全加器可以用兩個半加器及一個或門連接而成，半加器原理圖的設(shè)計方法很多，我們用一個與門、一個非門和同或門（ xnor 為同或符合，相同 為 1，不同為 0）來實(shí)現(xiàn)。 5．實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄 設(shè)計一個半加器 用原理圖輸入的方法輸入一個半加器的邏輯圖，輸入如下的