eda技術(shù)與vhdl期末考試試卷-wenkub
2023-06-20 18:34:52 本頁面
【正文】 2． 綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，_________是錯誤的。DA. 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；D. 綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。A. 按順序完成；B. 比變量更快完成；C. 在進(jìn)程的最后完成；D. 都不對。AA. 時序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路7． 子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_________。BA. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1頁 共5頁二、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：（14分）1. LPM 參數(shù)可定制宏模塊庫2. RTL 寄存器傳輸級3. UART 串口（通用異步收發(fā)器）4. ISP 在系統(tǒng)編程5. IEEE 電子電氣工程師協(xié)會6. ASIC 專用集成電路7. LAB 邏輯陣列塊三、VHDL程序填空：（10分）LIBRARY IEEE。D : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 同時使溢出標(biāo)志信號FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。END IF。EVENT AND FULL = 39。139。039。END。04 ENTITY LED7CNT IS05 PORT ( CLR : IN STD_LOGIC。 09 ARCHITECTURE one OF LED7CNT IS10 SIGNAL TMP : STD_LOGIC_VECT
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