【正文】 或半定制集成電路設(shè)計(jì)流程。在這種背景下，片上系統(tǒng)應(yīng)運(yùn)而生。 無法下載及其解決方法 查看電源供電是否正常，電源指示燈是否正常； 查看下載接口區(qū) JTAG 口是否用 10 芯排線和 CPU 實(shí)驗(yàn)區(qū) JTAG 口連接起來； 如果在下載過程中出現(xiàn)“ Error: JTAG Server can39。會(huì)彈出一個(gè)窗口提示應(yīng)用以成功，最后確定完成設(shè)置，把 ，選中 文件點(diǎn)擊鼠標(biāo)右鍵，選擇以記事本的方式打開，在第四行中間有 HOSTID=000AE4283249，在記事本的菜單中選擇‘編輯’下的‘替換’并點(diǎn)擊將 000AE4283249 添入查找替換那一欄中，將您老的網(wǎng)卡號(hào)添入替換為那一欄中 ,點(diǎn)擊‘全部替換’按紐，完成后保存（如果 ，那要將只讀屬性去掉），您老的網(wǎng)卡號(hào)可在 DOS下運(yùn)行 ipconfig –all 命令可得到，點(diǎn)擊‘開始’按紐選擇‘運(yùn)行’輸入 CMD 命令，進(jìn)入 WINDOWS DOS界面，輸入 ipconfig all，在最后的一行可看到 MAC 地址‘ Physical address…… :000E0D045423’,后面的‘ 000E0D045423’就是網(wǎng)卡地址。 EDA 實(shí)驗(yàn)指導(dǎo)書 3 軟件狗的安裝 為了保護(hù)軟件的版權(quán)， Altera 公司特別為 Quartus II 軟件包設(shè)計(jì)了一個(gè)軟件狗。 用鼠標(biāo)點(diǎn)擊 NEXT， 進(jìn)入要選擇選界面，選擇不同的路徑直到完成安裝。 在 我的電腦 中查找光驅(qū)的圖標(biāo)，用鼠標(biāo)左鍵快速雙擊 打開 niosii_60_full_pc 圖 標(biāo)文件夾 ，用鼠標(biāo)左鍵快速雙擊。 用鼠標(biāo)點(diǎn)擊 NEXT， 進(jìn)入要選擇選擇組件對(duì)話窗口，只選擇 Quartus II ，在 Quartus II 對(duì)應(yīng)的復(fù)選框前打勾 ,其他的組件都不用打勾 。 32 倍速以上速率的光驅(qū)（或稱 CDROM）。 安裝軟件包的硬盤分區(qū)所?？臻g不少于 4GB，安裝完剩余空間不小于 600MB。 第 7 步：流片。這一步可相對(duì)規(guī)劃出 ASIC和 FPGA/CPLD設(shè)計(jì)。 第 4 步：設(shè)計(jì)輸入的優(yōu)化。 第 2 步：前仿真。 ASIC 和 FPGA/CPLD 電路設(shè)計(jì)的一般流程 通?？蓪⒃O(shè)計(jì)流程歸納為以下 7個(gè)步驟。當(dāng)然還有其它許多類型器件，這里不再一一介紹。這種芯片具有可編程性和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。+B178。） /2的 8位有效精度求模運(yùn)算實(shí)驗(yàn) ? ? ? ???? ?? ?????? 63 實(shí)驗(yàn)十三 十六節(jié)拍時(shí)序控制器實(shí)驗(yàn) ????????? ? ?? ?????? ???? 67 實(shí)驗(yàn)十四 彩燈實(shí)驗(yàn) ????????? ?????? ?????? ????? ??? 71 實(shí)驗(yàn)十五 八位十進(jìn)制頻率計(jì)實(shí)驗(yàn) ?????? ?????? ???? ????? ?? 74 實(shí)驗(yàn)十六 D/A 實(shí)驗(yàn) ?????????????? ?????? ??? ????? ? 78 實(shí)驗(yàn)十七 串行通信 ?????????? ??????? ???? ????? ??? 83 實(shí)驗(yàn)十八 VGA 顯示 ?????????????? ?????? ?? ? ????? ? 87 實(shí)驗(yàn)十九 A/D 轉(zhuǎn)換實(shí)驗(yàn) ?????????? ???? ?????? ??????? 91 實(shí)驗(yàn)二十 電子琴實(shí)驗(yàn)?????????? ????? ? ??????? ????? 97 實(shí)驗(yàn)二十一 LED16 16 漢字 圖形點(diǎn)陣實(shí)驗(yàn)?? ? ??????? ???? ???? 102 實(shí)驗(yàn)二十二 LCD128 64 中文點(diǎn)陣液晶控制實(shí)驗(yàn) ???? ?????? ?? ???? 107 實(shí)驗(yàn)二十三 步進(jìn)電機(jī)實(shí)驗(yàn) ??????????????? ?????? ? ??? 112 實(shí)驗(yàn)二十四 直流電機(jī)實(shí)驗(yàn) ???????? ?????? ?????? ??? ?? 115 實(shí)驗(yàn)二十五 PS/2鍵盤接口邏輯設(shè)計(jì) （此項(xiàng)為擴(kuò)展）? ??????? ?? ? ???? 119 附錄一 部分實(shí)驗(yàn)接線圖 ………………………………………………………………………… 120 附錄二 部分可編程芯片的引腳圖 ……………………………………………………………… 130 附錄三 HKVI 型 EDA 系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表 ………………………………… 135 EDA 實(shí)驗(yàn)指導(dǎo)書 1 緒 論 FPGA/CPLD CAD 技術(shù)概述 FPGA（ Field Programmable Gates Array,現(xiàn)場(chǎng)可編程門陣列）與 CPLD（ Complex Programmable Logic Device,復(fù)雜可編程邏輯器件）都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在磁盤、 ROM、 PROM或 EPROM中，因而 在可編程門陣列芯片及外圍電路保持不動(dòng)的情況下，換一塊 EPROM芯片，就能實(shí)現(xiàn)一種新的功能。 盡管 FPGA、 CPLD和其 它類型 PLD的結(jié)構(gòu)各有其特點(diǎn)和長處，但概括起來，它們是由三大部分組成的： 一個(gè)二維的邏輯塊陣列，構(gòu)成了 PLD器件的邏輯組成核心。 第 1步：設(shè)計(jì)輸入。所設(shè)計(jì)的電路必須在布局布線前驗(yàn)證，目的主要是在仿真時(shí)，驗(yàn)證電路功能是否有效。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié) 果替代一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是硬件描述語言輸入方式中減小電路規(guī)模的一條必由之路。 第 6步：后仿真。在布局布線和后仿真完成之后，當(dāng)需要大批量生產(chǎn)該芯片時(shí)，就可以開始ASIC芯片的投產(chǎn)。 Microsoft Windows 2020 或 Microsoft Windows xp 操作系統(tǒng)。 軟件包的安裝步驟 所選用的操作系統(tǒng)為 Windowsa 2020 或 XP 中文操作系統(tǒng) 。 用鼠標(biāo)點(diǎn)擊 NEXT， 進(jìn)入?yún)f(xié)議選擇窗口，選擇“ I accept the terms of licence agreement‖, 在用鼠標(biāo)點(diǎn)擊 NEXT，選擇不同的路徑直到開始安裝 。 打開 windows圖標(biāo) 文件夾 ，用鼠標(biāo)左鍵快速雙擊 , 最后雙擊 圖標(biāo)，啟動(dòng)安裝。 接著，軟 件包引導(dǎo)用戶安裝，有很多選項(xiàng)讓用戶選擇，用戶根據(jù)自己設(shè)計(jì)項(xiàng)目的要求，一一選擇 。如果沒有軟件狗，進(jìn)入 Quartus II軟件包只開放部分簡單功能，很多重要功能是不開放的， 這給項(xiàng)目的設(shè)計(jì)帶來諸多不便，尤其是復(fù)雜的項(xiàng)目，沒有這些功能，設(shè)計(jì)工作根本沒辦法展開。 license 文件存放的路徑名稱不能包含漢字和空格，空格可以用下劃線代替用戶在使用前須指定它 .方法為 :打開安將好的 Quartus II 后單擊： ―Options‖在下拉菜單中選擇：―License setup‖再在彈出的 options 窗口，中指定您所復(fù)制到硬盤的 Licence .dat即可完成軟件狗的安裝 (如果您老是第一打開安將好的 Quartus II 就會(huì)彈出 Evaluation Mode 對(duì)話窗口 ,選擇 ’Specify valid licence file’點(diǎn)擊 OK，指定您所復(fù)制到硬盤的 Licence .dat即可完成軟件狗的安裝 )。t access selected programming hardware Error: Operation failed”則可能是因?yàn)槟褂玫奈C(jī)有病毒值入 SRAM 中，請(qǐng)更換微機(jī)再試或殺毒重試。 SOC是將大規(guī)模的數(shù)字邏輯和嵌入式處理器整合在單個(gè)芯片上，集合模擬部件，形成模數(shù)混合、軟硬件結(jié)合的完整的控制和處理片上系統(tǒng)。美國 Altera 公司在 2020 年提出的 SOPC（ System On Programmable Chip，片上可編程系統(tǒng)）技術(shù)則提供了另一種有效的解決方案，即用大規(guī)?？删幊唐骷?FPGA來實(shí)驗(yàn) SOC的功能。 隨著百萬門級(jí)的 FPGA 芯片、功能復(fù)雜的 IP 核、可重構(gòu)的嵌入式處理器核以及各種功能強(qiáng)大的開發(fā)工具的出現(xiàn)， SOPC 已成為一種一般單位甚至個(gè)人都可以承擔(dān)和實(shí)現(xiàn)的設(shè)計(jì)方法。因而， MCU， DSP， FPGA的結(jié)合是未來嵌入式系統(tǒng)發(fā)展的趨勢(shì)。利用相關(guān)設(shè)計(jì)工具（如 DSP Buider）可以很方便地把現(xiàn)有的數(shù)字信號(hào)處理 IP核添加到工程中去； SOPC一般采用大容量 FPGA（如 Altera公司的 Cyclone， Stratix等系列）作為載體，除了在一片 FPGA中定制 MCU處理器和 DSP功能模塊外，可編程器件內(nèi)還具有小容量高速 RAM資源和部分可編程模擬電路，還可以設(shè)計(jì)其他邏輯功能模塊。 圖 1 大容量的 FPGA的 SOPC結(jié)構(gòu)圖 EDA 實(shí)驗(yàn)指導(dǎo)書 5 SOPC 技術(shù)實(shí)現(xiàn)方式 SOPC技術(shù)實(shí)現(xiàn)方式一般分為三種。這樣就能使得 FPGA靈活的的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的軟件功能結(jié)合，高效地實(shí)現(xiàn) SOPC系統(tǒng)。最具有代表性的嵌入式軟核處理器是 Altera公司的 Nios II軟核處理器。半導(dǎo)體產(chǎn)業(yè)的 IP 定義為用于 ASIC， ASSP 和 PLD等當(dāng)中預(yù)先設(shè)計(jì)好的電路模塊。據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件。 只有按照一定的編碼規(guī)則編寫的 IP核代碼才具有較好的可讀性，易于修改并且具有較強(qiáng)的可復(fù)用性，同時(shí)也可獲得較高的綜合性能和仿真效果。 EDA 實(shí)驗(yàn)指導(dǎo)書 6 圖 2 SOPC系統(tǒng)開發(fā)流程 Cyclone 器件 Cyclone現(xiàn)場(chǎng)可編程門 陣列系列基于 、 m全銅層 SRAM工藝，其密度增加至 20200個(gè)邏輯元件（ LE）， RAM增加至 228KB。 低成本 FPGA的設(shè)計(jì)過程要面臨許多的挑戰(zhàn)，其中最具挑戰(zhàn)性的就是如何在性能、特性以及價(jià)格中間找到一個(gè)合適的定位。 Cyclone架構(gòu)如圖 3所示，垂直結(jié)構(gòu)的邏輯單元（ LE）、嵌入式存儲(chǔ)塊和鎖相環(huán)（ PLL）周圍環(huán)繞著 I/O 單元（ IOE），高效的內(nèi)部連續(xù)和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)保證了每個(gè)結(jié)構(gòu)單元之間時(shí)鐘和數(shù)據(jù)信號(hào)的連通性。 圖 3 EP1C20器件平面圖 I/O塊配備了專門的外部存儲(chǔ)器接口電路。 Cyclone器件的容量最小為 2910個(gè)邏輯單元及 59904B存儲(chǔ)器，最大為 20200個(gè)邏輯單元和邏輯陣列 塊 (ALB) M4K RAM塊 I/O單元 PLLs EDA 實(shí)驗(yàn)指導(dǎo)書 7 294912B存儲(chǔ)器。它為設(shè)計(jì)工程師提供了靈活的硬件解決方案，能夠?qū)崿F(xiàn)設(shè)計(jì)中所需的多個(gè)乘法器。這兩種不同的實(shí)現(xiàn)方法提供了等待時(shí)間、存儲(chǔ)器利用率和乘法器尺寸上的靈活性。 FCRAM 則是一種延遲時(shí)間較低、基于 SRAM功能架構(gòu)的存儲(chǔ)器件。如果再結(jié)合針對(duì) Cyclone器件優(yōu)化的即取即用的 IP（ Intellectual Property）控制器核，工程師可以在18 7 7 21 21 22 40 數(shù)據(jù)存儲(chǔ) 乘法器 □ 寄存器 加法和乘累加 EDA 實(shí)驗(yàn)指導(dǎo)書 8 幾分鐘之內(nèi)將一個(gè) SDRAM和 FCRAM的功能合并到一個(gè)系統(tǒng)之中。每個(gè)器件最多可支持 48個(gè) DQ引腳和對(duì)應(yīng) 8個(gè) DQS引腳，支持一個(gè) 32位寬的具有糾錯(cuò)能力的雙列存儲(chǔ)器模塊（ DIMM）。 圖 6 DQS和 DQ信號(hào)引腳 圖 7 外部存儲(chǔ)器讀操作 圖 8顯示了往外部存儲(chǔ)器寫入一個(gè)比特?cái)?shù)據(jù)的寫操作。 支持的接口及協(xié)議 Cyclone器件支持多種串行總線和網(wǎng)絡(luò)接口，還支持廣泛的通信協(xié)議，如以太網(wǎng)協(xié)議。 Cyclone器件兼容 PCI 局部總線規(guī)范 ，支持高達(dá) 33MHz的 32位 PCI總線。 3. 10/100及千兆以太網(wǎng)：以太網(wǎng)是局域網(wǎng)（ LAN）中使用最廣泛的訪問方式，其定義的標(biāo)準(zhǔn)是 標(biāo)準(zhǔn)。 表 27 Cyclone器件支持的串行總線接口 協(xié)議 SPI I2C IEEE1394 最大帶寬（ Mbps） 1 400 480 通過在 Cyclone器件中實(shí)現(xiàn) SPI和 I2C標(biāo)準(zhǔn)，可以在集成電路、處理器和外設(shè)之間提供一個(gè)低速的通信鏈路。E1和 E3是歐洲數(shù)字傳輸標(biāo)準(zhǔn)； T1和 T3是相應(yīng)的北美數(shù)字傳輸標(biāo)準(zhǔn)； SONET/SDH是光纖上的數(shù)字傳輸標(biāo)準(zhǔn)。 Cyclone器件內(nèi)置最多 2個(gè)增強(qiáng)型鎖相環(huán)，可給用戶提供高性能的時(shí)鐘管理能力，如頻率合成、可編程移相、片外時(shí)鐘輸出、可編程占空比、失 鎖檢測(cè)以及高速差分時(shí)鐘信號(hào)的輸入和輸出等。鎖相環(huán)提供兩個(gè)比例因子分別為 m 和 n的除法計(jì)數(shù)器，其中的 m， n和后比例計(jì)數(shù)器（ g0， g1和 e）可以設(shè)置成從 1~32之間的任意整數(shù)。每個(gè)鎖相環(huán)有一對(duì)片外時(shí)鐘輸出管腳，該輸出管腳可以支持表 210所示的多種 I/O標(biāo)準(zhǔn)。II， LVDS 表中 m、 n 除法計(jì)數(shù)器和后比例計(jì)數(shù)器的范圍從 1~32；最小的項(xiàng)移為 vc0周期除以 80，如果以度為單位增加， Cyclone 器件的輸出至少可以以 45176?？删幊桃葡嗵匦砸话阌糜谄ヅ淠切╆P(guān)鍵時(shí)序路徑上時(shí)鐘沿的約束，如建立時(shí)間和保持時(shí)間的約束?？删幊陶伎毡仁沟面i相環(huán)可以產(chǎn)生不同占空比的輸出時(shí)鐘。 m 247。與單端的 I/O標(biāo)準(zhǔn)相比，這些內(nèi)置于 Cyclone 器件內(nèi)部的 LVDS