【正文】 E COUTamp。END PROCESS。END IF。=(OTHERS=amp。lt。=DATA。gt。=DATA。 計(jì)數(shù)進(jìn)位輸出END CNT12。ENTITY CNT12 ISPORT(CLK,RST,EN,LOAD : IN STD_LOGIC。解：十二進(jìn)制計(jì)數(shù)器VHDL程序設(shè)計(jì)。END PROCESS。WHEN OTHERS =amp。gt。 outy amp。END CASE。= a3。WHEN ‘1’ =amp。gt。outy:OUT STD_LOGIC)。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路,每個(gè)進(jìn)程中用CASE語句描述一個(gè)2選1多路選擇器MUX21A。lt。END CASE。= d。 =amp。WHEN amp。gt。quot。 y amp。01amp。lt。quot。s0。定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 BEGINs0s1amp。s1: IN STD_LOGIC。 解2：用CASE語句實(shí)現(xiàn)4選1多路選擇器 LIBRARY IEEE。= d。lt。quot。 THEN y amp。ELSIF s0s1 = amp。quot。s0。定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù) BEGINs0s1amp。s1: IN STD_LOGIC。 圖316 4選1多路選擇器解1：用IF_THEN語句實(shí)現(xiàn)4選1多路選擇器LIBRARY IEEE。lt。lt。ENTITY mux21 IS 實(shí)體2: 2選1多路選擇器PORT(in0, in1,sel: IN STD_LOGIC。 P5826 請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器什歸類為FPGA，那么，APEX系列屬于什么類型PLD器件? MAX II系列又屬于什么類型的PLD器件?為什么? P54~563 習(xí) 題31 畫出與以下實(shí)體描述對應(yīng)的原理圖符號(hào)元件:ENTITY buf3s IS 實(shí)體1:三態(tài)緩沖器PORT(input:IN STD_LOGIC。《EDA技術(shù)實(shí)用教程(第四版)》習(xí)題1 習(xí) 題11 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系？FPGA在ASIC設(shè)計(jì)中有什么用途？P3~412 與軟件描述語言相比，VHDL有什么特點(diǎn)? P6l3 什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? P514 在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? P7~1015 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P22~1416 敘述EDA的FPGA/CPLD設(shè)計(jì)流程，以及涉及的EDA工具及其在整個(gè)流程中的作用。 輸入端enable:IN STD_LOGIC。output:OUT STD_LOGIC)。=a、yamp。=c、yamp。USE 。y: OUT STD_LOGIC)。lt。 s1相并s0,即s1與s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1 = amp。 THEN y amp。quot。lt。10amp。= c。END IF。USE 。y: OUT STD_LOGIC)。lt。 s1相并s0,即s1與s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1 IS 類似于真值表的case語句WHEN amp。 =amp。= a。quot。lt。10amp。 y amp。quot。gt。WHEN OTHERS =amp。END PROCESS。=?a?和yamp。 圖317 含2選1多路選擇器的模塊解：用CASE語句實(shí)現(xiàn)圖418所示的是雙2選1多路選擇器構(gòu)成的電路LIBRARY IEEE。END ENTITY mux31。 y amp。gt。WHEN OTHERS =amp。END PROCESS。lt。 outy amp。gt。END ARCHITECTURE case_mux31。LIBRARY IEEE。DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE behav OF CNT12 ISSIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。 允許加載ELSIF CLK’EVENT AND CLK=‘1’ THEN 檢測時(shí)鐘上升沿IF RST=‘0’ THEN Qamp。’0’)。 允許加載ELSEIF Qamp。=Q+1。gt。END IF。COM: PROCESS(Q)BEGINIF Q=12 THEN COUTamp。lt。lt。35 設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。USE 。END ENTITY ADD_SUB_16。 ‘0’)。 允許計(jì)數(shù),檢測是否小于65535 ELSE CQI:=(OTHERS =amp。IF CQI=16FFFF THEN COUTamp。lt。IF SUB_EN=‘1’THEN 檢測是否允許計(jì)數(shù)(同步他能)IF CQIamp。gt。lt。= ‘0’。CQamp。END ARCHITECTURE A_S_16。ENTITY t4_19 ISPORT (CL,CLK0: IN STD_LOGIC。BEGINPROCESS(CLK0)BEGINIF CLK0’EVENT AND CLK0=‘1’ THEN 檢測時(shí)鐘上升沿Q amp。END PROCESS。END ARCHITECTURE sxdl。y),sub_in是借位輸入。 半減器描述(1):布爾方程描述方法USE 。ARCHITECTURE hs1 OF h_suber ISBEGINDiff amp。lt。 1位二進(jìn)制全減器順層設(shè)計(jì)描述USE 。ARCHITECTURE fs1 OF f_suber ISCOMPONENT h_suber 調(diào)用半減器聲明語句PORT(x, y: IN STD_LOGIC。 定義1個(gè)信號(hào)作為h_suber PORT MAP(x=amp。yin, diff=amp。b)。gt。gt。= c OR b。 LIBRARY IEEE。diff0,diff1,diff2,diff3: OUT STD_LOGIC。sub_out,diff_out: OUT STD_LOGIC)。gt。gt。gt。x1,yin=amp。diff1,sub_in=amp。a1)。gt。gt。u3:f_suber PORT MAP(xin=amp。y3,diff_out=amp。a2,sub_out=amp。gt。gt。gt。x5,yin=amp。diff5,sub_in=amp。a5)。gt。gt。u7:f_suber PORT MAP(xin=amp。y7,diff_out=amp。a6,sub_out=amp。38 給出一個(gè)4選1多路選擇器的VHDL描述。LIBRARY IEEE。Y : OUT STD_LOGIC)。lt。amp。yamp。0111amp。1011amp。1101amp。1110amp。分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這用觸發(fā)器或指定計(jì)數(shù)模的計(jì)數(shù)器即可辦到。1Hz(允許誤差177。ENTITY DVF16 ISPORT(CLK : IN STD_LOGIC。ARCHITECTURE one OF DVF16 ISSIGNAL FULL : STD_LOGIC。0000000000000000amp。計(jì)數(shù)范圍(D=n)：n1~n/2取整(n=10:9\8\7\6\5計(jì)數(shù),前后半周期相同) FULL amp。amp。當(dāng)CNT8=n/2取整時(shí)，預(yù)置CNT8=D/2取整1。 同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 (n=11:4\3\2\1\0計(jì)數(shù)) ELSE CNT8 := CNT8 1。 且輸出溢出標(biāo)志信號(hào)FULL為低電平END IF。BEGINIF FULL’EVENT AND FULL = ‘1’ THENCNT2 := NOT CNT2。ELSE FOUT amp。END IF。解：310 用VHDL設(shè)計(jì)一個(gè)功能類似74LS160(異步復(fù)位和同步使能加載、計(jì)數(shù)的十進(jìn)制加法計(jì)數(shù)器)的計(jì)數(shù)器。ENTITY CNT10 ISPORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 計(jì)數(shù)進(jìn)位輸出END CNT10。’0’)。9 THEN Q:=Q+1。 大于等于9時(shí)，計(jì)數(shù)值清零 END IF。IF Q=9 THEN COUTamp。lt。lt。給出含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器的VHDL描述。USE 。CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。VARIABLE LS_LOAD : STD_LOGIC。 ‘0’)。lt。 ‘0’)。=‘1’。END IF。0 THEN CQI:=CQI1。 大于65535,計(jì)數(shù)值清零 END IF。 計(jì)數(shù)大于9,輸出進(jìn)位信號(hào)ELSE COUT amp。END IF。=CQI。 圖320 RTL圖 圖320 RTL圖（a）解：實(shí)現(xiàn)圖320(a)LIBRARY IEEE。END ENTITY t3_12_a。= NOT(Q OR CL)。lt。USE 。ARCHITECTURE sxdl OF t3_12_b IS 時(shí)序電路sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。CDamp。lt。 Y amp。gt。WHEN OTHERS =amp。END PROCESS。 LIBRARY IEEE。y : OUT STD_LOGIC)。=a WHEN s=‘0’ ELSE b。USE 。END。END IF。 LIBRARY IEEE。 END ENTITY t3_12_c。END COMPONENT。END COMPONENT。 END ARCHITECTURE one。ENTITY DFF_PRE_CLR_ENA ISPORT(CLK : IN STD_LOGIC。PRE : IN STD_LOGIC。 類似于在芯片 BEGINPROCESS(CLK,D,Q1,ENA,PRE,CLR)BEGINIF CLR=‘1’ T