【正文】 74(8D觸發(fā)器)構(gòu)成4位二進制加法計數(shù)器。如果使用74299（8位通用移位寄存器）、74373（8D鎖存器）、D觸發(fā)器和非門來完成上述功能，應該有怎樣的電路？ 411 用一片74163（可預置4位二進制計數(shù)器）和兩片74138（3線8線譯碼器）構(gòu)成一個具有12路脈沖輸出的數(shù)據(jù)分配器。要求在原理圖上標明第1路到第12路輸出的位置。若改用一片74195（4位通用移位寄存器）代替以上的74163 （可預置4位二進制計數(shù)器），試完成同樣的設計。 412 用同步時序電路對串行二進制輸入進行奇偶校驗，每檢測5位輸入，輸出一個結(jié)果。當5位輸入中1的數(shù)目為奇數(shù)時，在最后一位的時刻輸出1。解：412 用同步時序電路對串行二進制輸入進行奇偶校驗，每檢測5位輸入，輸出一個結(jié)果。 當5位輸入中1的數(shù)目為奇數(shù)時，在最后一位的時刻輸出1。LIBRARY IEEE。USE 。USE 。ENTITY odd_even_p_RXD_5 ISPORT(CLK,RST,S_in: IN STD_LOGIC。CLK、RST、S_in:時鐘、復位、串行輸入數(shù)據(jù) P_out: OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。P_out:并行輸出數(shù)據(jù) o_e_out: OUT STD_LOGIC)。 o_e_out:奇校驗輸出位 END ENTITY odd_even_p_RXD_5。ARCHITECTURE one OF odd_even_p_RXD_5 ISBEGINPROCESS(CLK,RST)VARIABLE shift_Q : STD_LOGIC_VECTOR(4 DOWNTO 0)。shift_Q:移位寄存器 VARIABLE shift_t : STD_LOGIC_VECTOR(2 DOWNTO 0)。shift_t:移位計數(shù)器 BEGINIF CLK’EVENT AND CLK=‘1’ THEN 檢測時鐘上升沿IF RST = ‘1’ THEN shift_t:=amp。quot。100amp。quot。 移位寄存器和計數(shù)器復位 ELSEIF shift_t=4 THEN 檢測到接收5位串行輸入數(shù)據(jù)shift_t:=amp。quot。000amp。quot。 移位計數(shù)器清零，為接收下一組數(shù)據(jù)做準備。 P_outamp。lt。=shift_Q。接收數(shù)據(jù)并行輸出o_e_outamp。lt。=shift_Q(4) XOR shift_Q(3) XOR shift_Q(2) XOR shift_Q(1) XOR shift_Q(0)。奇校驗輸出shift_Q:=S_in amp。amp。 shift_Q(4 DOWNTO 1)。采樣移位串行輸入ELSE shift_t:=shift_t+1。移位計數(shù)shift_Q:=S_in amp。amp。 shift_Q(4 DOWNTO 1)。采樣移位串行輸入END IF。END IF。END IF。END PROCESS。END ARCHITECTURE one。413 用7490（十進制計數(shù)器）設計模為872的計數(shù)器，且輸出的個位、十位、百位都應符合8421碼權重。 5 習 題51 什么是固有延時?什么是慣性延時?P150~15152 δ是什么?在VHDL中，δ有什么用處?P15253 哪些情況下需要用到程序包STD_LOGIC_UNSIGNED? 試舉一例。答：無符號整數(shù)的STD_LOGIC的數(shù)據(jù)。(第三版)【例620】數(shù)控分頻器的設計LIBRARY IEEE。USE 。USE 。ENTITY DVF ISPORT(CLK : IN STD_LOGIC。D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。FOUT : OUT STD_LOGIC)。END ENTITY DVF。ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC。BEGINP_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGINIF CLK’EVENT AND CLK = ‘1’ THENIF CNT8 = amp。quot。11111111amp。quot。 THENCNT8 := D。 當CNT8計數(shù)計滿時，輸入數(shù)據(jù)D被同步預置給計數(shù)器CNT8 FULL amp。lt。= ‘1’。 同時使溢出標志信號FULL輸出為高電平ELSE CNT8 := CNT8 + 1。 否則繼續(xù)作加1計數(shù)FULL amp。lt。= ‘0’。 且輸出溢出標志信號FULL為低電平END IF。END IF。END PROCESS P_REG 。P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC。BEGINIF FULL’EVENT AND FULL = ‘1’ THENCNT2 := NOT CNT2。如果溢出標志信號FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = ‘1’ THEN FOUT amp。lt。= ‘1’。ELSE FOUT amp。lt。= ‘0’。END IF。END IF。END PROCESS P_DIV。END ARCHITECTURE one。 54 說明信號和變量的功能特點，以及應用上的異同點。P128~P12955 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對象變換處理功能。（2）重載算符有何用處? 用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進行運算處理。（3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。56 在VHDL設計中，給時序電路清零(復位)有兩種力方法，它們是什么? 如何實現(xiàn)?解：設Q定義成信號，一種方法：Qamp。lt。=“000…000”； 其中“000…000”反映出信號Q的位寬度。第二種方法：Qamp。lt。=(OTHERS=amp。gt?！?’)；其中OTHERS=amp。gt?！?’不需要給出信號Q的位寬度，即可對Q清零。57 用循環(huán)語句設計一個7人投票表決器，及一個4位4輸入最大數(shù)值檢測電路。 解：57 用循環(huán)語句設計一個7人投票表決器，及一個4位4輸出最大數(shù)值檢測電路。 LIBRARY IEEE。USE 。USE 。ENTITY vote_7 ISPORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0)。7位表決輸入(1:同意，0:不同意)G_4: OUT STD_LOGIC。 超過半數(shù)指示CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。表決結(jié)果統(tǒng)計數(shù) END vote_7。 ARCHITECTURE BHV OF vote_7 ISBEGINPROCESS(DIN)VARIABLE Q: STD_LOGIC_VECTOR(2 DOWNTO 0)。BEGINQ:=amp。quot。000amp。quot。FOR n IN 0 TO 6 LOOP n是LOOP的循環(huán)變量IF(DIN(n)=‘1’) THEN Q:=Q+1。 END IF。END LOOP。CNTHamp。lt。=Q。IF Qamp。gt。=4 THEN G_4amp。lt。=‘1’。 ELSE G_4amp。lt。=‘0’。 END IF。END PROCESS。END BHV。58 從不完整的條件語句產(chǎn)生時序模塊的原理看，例57和例510從表面上看都包含不完整條件語句，試說明，為什么它們的綜合結(jié)果都是組合電路。【例57】預設計4選1多路器(通過變量測選擇條件，將產(chǎn)生正確結(jié)果。)LIBRARY IEEE。USE 。ENTITY mux4 ISPORT(i0,i1,i2,i3,a,b: IN STD_LOGIC。 q: OUT STD_LOGIC)。END mux4。ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval: integer range 7 DOWNTO 0。beginmuxval:=0。if (a= ‘1’) then muxval := muxval+1。 end if。if (b= ‘1’) then muxval := muxval+2。 end if。case muxval iswhen 0=amp。gt。qamp。lt。=i0。when 1=amp。gt。qamp。lt。=i1。when 2=amp。gt。qamp。lt。=i2。when 3=amp。gt。qamp。lt。=i3。when others=amp。gt。qamp。lt。=‘X’。 null。end case。end process。END body_mux4。【例510】位矢中‘1’碼個數(shù)統(tǒng)計電路設計LIBRARY IEEE。USE 。USE 。ENTITY CNTC ISPORT( DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CNTH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END CNTC。ARCHITECTURE BHV OF CNTC ISBEGINPROCESS(DIN)VARIABLE Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINQ:=amp。quot。0000amp。quot。FOR n IN 0 TO 7 LOOP n是LOOP的循環(huán)變量IF(DIN(n)=‘1’) THEN Q:=Q+1。 END IF。END LOOP。CNTHamp。lt。=Q。END PROCESS。END BHV。答：根據(jù)變量具有順序立即賦值傳送特性，例57和例510中的不完整條件語句對變量賦值前對變量進行初始值設置；每次敏感信號觸發(fā)，對變量的賦值，總能產(chǎn)生結(jié)果，無保持狀態(tài)——即輸出是輸入的函數(shù)；因此，只能產(chǎn)生組合邏輯電路；不可能產(chǎn)生時序邏輯電路。 59 設計一個求補碼的程序，輸入數(shù)據(jù)是一個有符號的8位二進制(原碼)數(shù)。解：59 設計一個求補碼的程序，輸入數(shù)據(jù)是一個有符號的8位二進制數(shù)。LIBRARY IEEE。USE 。USE 。ENTITY org_patch ISPORT( org_data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。原碼輸入patc