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2025-05-13 18:32本頁面
【正文】 儲(chǔ)器VHDL程序圖六 仿真結(jié)果圖七 波形仿真結(jié)果圖八 存儲(chǔ)器RTL電路圖圖九 存儲(chǔ)器Symbol實(shí)驗(yàn)十二、LPM_ROM的定制和使一、正弦信號(hào)發(fā)生器源程序圖一 正弦信號(hào)發(fā)生器源程序圖二 仿真結(jié)果圖三 LPM_ROM仿真測試圖四 正弦信號(hào)發(fā)生器RTL電路圖圖五 正弦信號(hào)發(fā)生器仿真波形由波形可見，隨著每一個(gè)時(shí)鐘上升沿的到來，輸出端口將正弦波數(shù)據(jù)依次輸出，輸出的數(shù)據(jù)與加載數(shù)據(jù)相符。圖六 正弦信號(hào)發(fā)生器Symbol實(shí)驗(yàn)十三、FIFO定制一、FIFO電路原理圖圖一 FIFO電路原理圖此FIFO的數(shù)據(jù)位寬為8，深度為256。其中data[7..0]為數(shù)據(jù)輸入口；q[7..0]為數(shù)據(jù)輸出口；wrreq和rderq分別為數(shù)據(jù)寫入和讀出請(qǐng)求信號(hào)，高電平有效；aclr為異步清零；full為存儲(chǔ)數(shù)據(jù)溢出指示信號(hào)；empty為FIFO空指示信號(hào)；usedw[7..0]為當(dāng)前已使用地址數(shù)指示；選擇了速度優(yōu)化方式。圖二 FIFO的仿真波形從波形中可以看出，當(dāng)寫入請(qǐng)求wrreq為高電平時(shí)，在clock的每一個(gè)上升沿將data上的數(shù)據(jù)寫入FIFO中；而在wrreq為低電平和讀出請(qǐng)求rdreq為高電平時(shí)，clock的每一個(gè)上升沿，按照先進(jìn)先出的順序?qū)IFO中存入的數(shù)據(jù)讀出，在這個(gè)過程中，usedw[7..0]的數(shù)據(jù)也隨之變化。實(shí)驗(yàn)十四、LPM嵌入式鎖相環(huán)調(diào)用一、采用嵌入式鎖相環(huán)作時(shí)鐘的正弦信號(hào)發(fā)生器電路圖圖一 電路原理圖圖二 選擇輸入?yún)⒖紩r(shí)鐘inclk0為10MHZ實(shí)驗(yàn)十五、NCO核數(shù)控振蕩器使用方法一、NCO核數(shù)控振蕩器使用方法圖二 設(shè)置NCO參數(shù)圖一 開始進(jìn)入Core文件生成選擇窗口圖三 完成NCO參數(shù)設(shè)置并生成設(shè)計(jì)文件后的信息窗口圖四 設(shè)置NCO參數(shù)圖五 測試NCO的電路實(shí)驗(yàn)十六、使用 IP CORE設(shè)計(jì)FIR濾波器一、使用IP Core設(shè)計(jì)FIR濾波器圖一 FIR濾波器系數(shù)確定圖二 測試電路圖實(shí)驗(yàn)十七、數(shù)字時(shí)鐘一、文本設(shè)計(jì)輸入（VHDL）法圖一 仿真結(jié)果圖二 數(shù)字時(shí)鐘電路原理圖圖三 數(shù)字時(shí)鐘實(shí)體模塊二、數(shù)字時(shí)鐘seccount模塊秒計(jì)時(shí)圖四 全加器數(shù)字時(shí)鐘seccount模塊秒計(jì)時(shí)圖五 秒計(jì)數(shù)波形仿真圖 圖六 分計(jì)數(shù)波形仿真圖實(shí)驗(yàn)十八、交通燈一、文本設(shè)計(jì)輸入（VHDL）法圖一 交通燈程序文本設(shè)計(jì)輸入圖二 仿真結(jié)果圖三 交通燈仿真波形圖四 交通燈RTL圖圖五 交通燈symbol50
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