【正文】 18 LIBRARY IEEE。 USE 。 ENTITY REG IS PORT(CLK:IN STD_LOGIC。 D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY REG。 ARCHITECTURE ART OF REG IS BEGIN PROCESS(CLK) IS BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN Q=D。 END IF。 END PROCESS。 END ARCHITECTURE ART。 該程序所描述的就是一個寄存器 REG。 LIBRARY IEEE。 USE 。 ENTITY CNT3 IS PORT(CLK:IN STD_LOGIC。 CO:OUT STD_LOGIC)。 END ENTITY CNT3。 ARCHITECTURE ART OF CNT3 IS SIGNAL CP:NATURAL RANGE 0 TO 3。 BEGIN PROCESS(CLK) IS BEGIN IF(CLK39。EVENT AND CLK=39。139。) THEN IF CP=2 THEN CP=0。 19 CO=39。139。 ELSE CP=CP+1。 CO=39。039。 END IF。 END IF。 END PROCESS。 END ARCHITECTURE ART。 該程序實現(xiàn)的是得到三分頻信號。 一些相關模塊的 LPM 原理圖： 1） FIFO 模塊的原理圖： FIFO 模塊是由定制的 LMP 模塊 CSFIFO、 LPM_FF，標準元件 AND NOT 以及用 VHDL 編程編譯后生成的二進制計數(shù)器 COUNTER2 構成。如下圖所示： 2） SIPO 的 LPM 原理圖： 20 3） REFRESH 的 LPM 原理圖： 4） FILTER 的 LPM 原理圖： 5） PROCESSOR 的 LPM 原理圖： 21 總體結構圖： IDE 的 LPM 原理圖： 3. 時序仿真與分析 1)FIFO 的時序仿真： 2） SIPO 的時序仿真： 3） REFRESH 的時序仿真： 22 4） FILTER 的時序仿真： 5） RESULT 的時序仿真圖： 6） COMPARE 的時序仿真圖： 23 7） REG 的時序仿真圖： 8） CNT3 的時序仿真圖： 9） PROCESSOR 的時序仿真圖： 24 4. 邏輯綜合與分析 最后的圖像邊緣檢測器總體結構圖如圖所示： 如圖所示 :整個系統(tǒng)的實現(xiàn)劃分為四個大的模塊，其總體結構如圖所示：其中：幀窗口接收模塊（ FIFO)負責接收 DSP 傳送過來的一個幀窗口的數(shù)據(jù)，其本質(zhì)為一個雙端口先入先出的出棧 FIFO，其數(shù)據(jù)寬度為 8，深度等于一個幀窗口內(nèi)的像素點個數(shù)（ 600*3=1800）。串入并出模塊 (SIPO)負責把 FIFO內(nèi)的數(shù)據(jù)轉換成為像素處理窗口的列像素向量，便于像素處理窗口的數(shù)據(jù)刷新處理。 像素窗口刷新模塊（ REFRESH）實現(xiàn)對需要處理的像素數(shù)據(jù)的刷新。數(shù)據(jù)處理模塊（ PROCESSOR)是本圖形邊緣處理器的核心部分，主要是實現(xiàn) Sobel 算法，其性能的好壞對整個設計的成敗有著關鍵的作用。本模塊擬采用全硬件并行算法實現(xiàn)，因只有五級串行結構，所有相當于 5 個時鐘周期內(nèi)就能完成一個像素點的邊界判別。 5. 設計收獲與體會 這次 EDA 課程設計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通 過這次設計，進一步加深了對 EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難 ,想要的結果不能在波形上得到正確的顯示 :在設定輸入的時鐘信號后，數(shù)字秒表開始計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于器件的 延遲時間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時鐘周期設置在 15 秒左右比較合適。 其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當前電路所適合的器件，編譯才能得到完滿成功。 通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論 中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 總的來說，這次設計的數(shù)字秒表還是比較成功的，在設計中遇到了很多問題，最后在老師的辛勤的指導下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路 有了更加清楚的認識，同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W和各位指導老師再次表示忠心的感謝！