【正文】 4 FPGA/CPLD實現(xiàn) Sobel算法。 附件二：課題設計 報告要求 課程設計報告包括如下內(nèi)容：一、系統(tǒng)設計要求；二、系統(tǒng) 設計 原理；三、 VHDL 源程序；四、 時序 仿真與 分析 ；五、 邏輯綜合與分析。并要求按如下規(guī)定的格式打印好：打印用紙 A4，主標題 宋體 3號，節(jié)標題 宋體 4號，小標題 宋體小 4號，正文 宋體 5 號 每頁 39行 39 個漢字，頁邊距 上、下均為 ，左、右均為 2CM，左右對稱。 圖、表要有標號及名稱，如 : 圖 XXXX,表 XXXX；公式要有編號，如 …… ()。 5 附件三 數(shù)字系統(tǒng)設計 課程 設 計 說 明 書 EDA 數(shù)字系統(tǒng)綜 合設計與實踐 起止日期： 2021 年 11 月 18 日～ 2021 年 11 月 29 日 共 2 周 學 生 姓 名 班級 學號 成績 指導教師 (簽字 ) 電氣與信息工程 學院 2021 年 月 日 一、 綜合計時系統(tǒng)的設計 6 1. 系統(tǒng)設計原理 設計一個綜合性的計時系統(tǒng)，要求能實現(xiàn)年、月、日 、 時、分、秒及星期的計數(shù)等綜合計時功能，同時將計時結(jié)果 通過 15個七段數(shù)碼管實現(xiàn) 顯示，并且可通過兩個設置 鍵，在計時過程中，對計時 系統(tǒng)的有關參數(shù)進行調(diào) 整。 如圖所示，該計時系統(tǒng)的設 計共分為三個主要模塊：綜 合計時電路（ ITC） 、顯示控制電路 (DUC)及調(diào)整控制電路 (ATCC)。其具體模塊功能在此不再詳細描述。 綜合計時電路（ ITC） 可分為計秒電路、計分電路、計時電路、計星期電路、計日電路、計月電路和計年電路，共七個子模塊。 顯示控制電路（ DUC）使用的是十五個七段顯示數(shù)碼管。它可分為兩個子模塊： （ 1） .顯示控制電路：負責完成數(shù)據(jù)選擇掃描及數(shù)碼管位選擇信號的產(chǎn)生，數(shù)據(jù)掃描選擇輸出，對于選擇的數(shù)據(jù)進行 BCD碼轉(zhuǎn)換等功能。 （ 2） .顯示譯碼電路：將用于顯示 的 BCD碼數(shù)據(jù)進行譯碼。 調(diào)整控制電路（ ATCC）是通過模式和調(diào) 整兩個外部鍵完成。其中模式鍵負責切換正 常時間計數(shù)模式和時間調(diào)整模式，調(diào)整鍵負 責在時間調(diào)整模式下，對當前模式計時結(jié)果 進行調(diào)整。在模式選擇過程中，被選擇到的 調(diào)整模式所對應的發(fā)光二極管會被點亮。而 正常模式中， 7個發(fā)光二極管都不會被點亮 。模式調(diào)整的 VHDL程序主要是通過一個狀 態(tài)機來實現(xiàn)。 調(diào)整模式切換順序（圖） 2. VHDL 程序設計 在這次課程設計 中，我們運用學習過的 VHDL 語言編譯本次課程設計相關功能的模塊。 LIBRARY IEEE。 USE 。 USE 。 正常 調(diào)秒 調(diào)日 調(diào)月 調(diào)時 調(diào)分 調(diào)年 7 ENTITY CNT7 IS PORT (LD: IN STD_LOGIC。 CLK: IN STD_LOGIC。 DATA: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 NUM: BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0))。 END ENTITY CNT7。 ARCHITECTURE ART OF CNT7 IS BEGIN PROCESS(CLK,LD) IS BEGIN IF(LD=39。039。)THEN NUM=DATA。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF NUM=111 THEN NUM=001。 ELSE NUM=NUM+1。 END IF。 END IF。 END PROCESS。 END ARCHITECTURE ART。 在程序中是實現(xiàn)‘計星期’功能。由下級進位信號作為該級輸入信號。并有可輸入輸出端口實現(xiàn)了在調(diào)整模式中的算法‘人機交互’。實現(xiàn)調(diào)整功能。 由于 、 及 在形式上與上述內(nèi)容類似，分別以‘計月、計時、計年’的功能，且都能實現(xiàn)調(diào)整模式中的算法‘人機交互’。因此不再贅談。 2. LIBRARY IEEE。 USE 。 USE 。 ENTITY DECODER3_8 IS PORT ( DIN: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END DECODER3_8 。 ARCHITECTURE RTL OF DECODER3_8 IS BEGIN DOUT = 10000000 WHEN (DIN = 111 ) ELSE 01000000 WHEN (DIN = 110 ) ELSE 00100000 WHEN (DIN = 101 ) ELSE 00010000 WHEN (DIN = 100 ) ELSE 00001000 WHEN (DIN = 011 ) ELSE 00000100 WHEN (DIN = 010 ) ELSE 00000010 WHEN (DIN = 001 ) ELSE 8 00000001 。 END RTL 。 實現(xiàn)的是顯示調(diào)整模式的發(fā)光二極管亮滅邏輯，通過該源程序，我們能更為直觀的選擇、調(diào)整計時系統(tǒng)中相應的模式。 3. LIBRARY IEEE。 USE 。 USE 。 ENTITY DECODER4_7 IS PORT (BCD4:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEGOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END DECODER4_7。 ARCHITECTURE ART OF DECODER4_7 IS BEGIN SEGOUT7=0111111 WHEN (BCD4 = 0000) ELSE 0000110 WHEN (BCD4= 0001) ELSE 1011011 WHEN (BCD4= 0010) ELSE 1001111 WHEN (BCD4= 0011) ELSE 1100110 WHEN (BCD4= 0100) ELSE 1101101 WHEN (BCD4= 0101) E