eda課程設(shè)計——多功能數(shù)字鐘-文庫吧
2025-10-11 04:23 本頁面
【正文】 ger range 0 to 4 :=0。按鍵按下（延時）beginkey_press2 : process(set,clk1khz)variable t :integer range 0 to 999。begin if set=39。039。 then if clk1khz39。event and clk1khz=39。139。then if t=50 and set=39。039。 then t :=t+1。key2 ssl ssl ssl ssl ssl ssl s_ce s_ce s_ce輸入模塊電路圖： key_presssetclk_changemodeclk2hz_enclk1khzselclk1hzs_cesecoutm_ceminouth_ces_enm_enh_eninst程序代碼：library ieee。use 。entity display is port(datain : in std_logic_vector(3 downto 0)。dataout : out std_logic_vector(7 downto 0))。end display。architecture duan of display is begin process(datain)begin case datain is 12 when “0000” = dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout null。end case。end process。end。輸入模塊電路圖：displaydatain[3..0]dataout[7..0]inst使用七段數(shù)碼管顯示小時、分鐘與秒程序代碼：library ieee。use 。entity scan is port(clk1khz : in std_logic。sl,sh,ml,mh,hl,hh : in std_logic_vector(3 downto 0)。clk2hz_en : in std_logic。s_ce,m_ce,h_ce : in std_logic。en_out : out std_logic_vector(7 downto 0)。13 dataout : out std_logic_vector(3 downto 0))。end scan。architecture beh of scan is signal t : integer range 0 to 7。signal en : std_logic_vector(7 downto 0)。signal clk2hz : std_logic。signal h_ce_reg,m_ce_reg,s_ce_reg : std_logic。begin h_ce_reg dataout dataout dataout dataout dataout dataout dataout dataout null。end case。end process scan_pro。en_out 輸入模塊電路圖：scanclk1khzen_out[7..0]sl[3..0]dataout[3..0]sh[3..0]ml[3..0]mh[3..0]hl[3..0]hh[3..0]clk2hz_ens_cem_ceh_ceinst利用蜂鳴器進行整點報時程序代碼：library ieee。use 。use 。use 。整點報時 entity baoshi is port(clk1khz,clk2khz : in std_logic。a:in std_logic_vector(15 downto 0)。sel:in std_logic。bell:out std_logic)。end baoshi。architecture zhong of baoshi is signal c1,ring:std_logic。begin ring_bell :process(clk1khz,clk2khz)15 begin case a is when “***0” = c1 c1 c1 c1 c1 c1 c1 c1bs: process(c1)begin if sel=39。139。 then if c1=39。139。 then ringend zhong。輸入模塊電路圖：baoshiclk1khzbellclk2khza[15..0]selinst整體模塊電路圖displayshuzizhongs_enm_enh_enselclk_changes_enm_enh_enselsecoutminouthouroutsl[3..0]sh[3..0]ml[3..0]mh[3..0]hl[3..0]hh[3..0]setmodefreclkINPUTVCCINPUTVCCdata[3..0]datain[3..0]secoutminoutinst1scanclk1khzclk1khzsl[3..0]sh[3..0]ml[3..0]mh[3..0]hl[3..0]a[15..0]dataout[7..0]OUTPUTdataout[7..0]en_out[7..0]dataout[3..0]OUTPUTen_out[7..0]data[3..0]key_presssetclk1khzmodeclk1khzclk1hzsecoutminoutclk_changeclk2hz_ensels_cem_ceh_ces_enm_enh_eninst6s_enm_enh_enselinst7a[15..0]INPUTVCChh[3..0]clk2hz_ens_cem_ceh_ceinst4baoshiclk1khzclk2khza[15..0]selclk1khzbellclk2khza[15..0]sel++selclkclk1hzselclk1khzclk2khzinst2clk1khzclk2khzsecoutminoutOUTPUTbellinst六、調(diào)試中遇到的問題及解決的方法：編程時，經(jīng)常導致語法錯誤，如：“；”沒有寫上，變量類型沒有預先標明，前后變量名字由于缺少一個或多一個字母而導致出錯。解決辦法：對照錯誤，認真檢查程序，看哪個地方的標點，變量沒有寫上或標明。進行編譯或波形仿真時，經(jīng)常得到的不是預想中的結(jié)果。解決辦法：將需要編譯或進行仿真的實體文件置頂，經(jīng)檢錯無誤后，進行波形仿真，在仿真之前需要合理設(shè)置仿真結(jié)束時間和信號周期。在控制時間的顯示的時候，由于變量太多多發(fā)現(xiàn)不能完全的控制住變量，導致顯示的時候出現(xiàn)了亂碼，數(shù)碼管顯示不正常 解決辦法：減少變量，仔細推敲，合理命名。七、心得體會一個多星期的課程設(shè)計讓我受益匪淺，也讓我真正明白理論與實踐相結(jié)合的重要性。通過具體實踐才能讓自己清楚哪些知識已經(jīng)掌握，哪些知識仍需鞏固加強。與此同時，我也對EDA以及VHDL語言有了進一步了解，對于其結(jié)構(gòu)、語法、功能等認識不少。當然，我目前所做的還僅僅只是一些基本操作，要想真正將其融會貫通還需要今后更多的學習與實踐。雖然只是一個小設(shè)計，我卻也從中學到了不少設(shè)計流程和一些相關(guān)問題。設(shè)計是一個十分嚴謹?shù)倪^程，容不得隨意和馬虎。要想快速而高效地完成一項設(shè)計，必須先有一個清晰明了的設(shè)計思路，設(shè)想好一個整體框架，然后在此基礎(chǔ)上，逐漸將各個部分功能進行完善。在設(shè)計的過程中，也曾遇到不少困難，但正所謂堅持就是勝利，要想取得成功，必須要有努力付出，這樣所取得的結(jié)果才更有意義。第二篇：EDA實現(xiàn)多功能數(shù)字鐘EDA實現(xiàn)多功能數(shù)字鐘實驗 報 告專業(yè)班級：學生姓名：學生學號：目錄一、內(nèi)容摘要二、實驗要求三、各底層模塊設(shè)計四、總體方案五、心得體會一、實驗內(nèi)容利用 QuartusII 軟件，結(jié)合所學的數(shù)字電路的知識設(shè)計一個 24 時多功能數(shù) 字鐘，具有正常
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