eda課程設(shè)計--eda數(shù)字系統(tǒng)綜合設(shè)計與實踐-資料下載頁
2025-01-13 15:24本頁面
【正文】 個濾波器的輸出及其最大值進(jìn)行邊界的判斷。LIBRARY IEEE。USE 。ENTITY REG ISPORT(CLK:IN STD_LOGIC。D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END ENTITY REG。ARCHITECTURE ART OF REG ISBEGINPROCESS(CLK) ISBEGINIF(CLK39。EVENT AND CLK=39。139。)THENQ=D。END IF。END PROCESS。END ARCHITECTURE ART。該程序所描述的就是一個寄存器REG。LIBRARY IEEE。USE 。ENTITY CNT3 ISPORT(CLK:IN STD_LOGIC。CO:OUT STD_LOGIC)。END ENTITY CNT3。ARCHITECTURE ART OF CNT3 ISSIGNAL CP:NATURAL RANGE 0 TO 3。BEGINPROCESS(CLK) ISBEGINIF(CLK39。EVENT AND CLK=39。139。) THENIF CP=2 THENCP=0。CO=39。139。ELSECP=CP+1。CO=39。039。END IF。END IF。END PROCESS。END ARCHITECTURE ART。該程序?qū)崿F(xiàn)的是得到三分頻信號。一些相關(guān)模塊的LPM原理圖：1） FIFO模塊的原理圖： FIFO模塊是由定制的LMP模塊CSFIFO、LPM_FF，標(biāo)準(zhǔn)元件ANDNOT以及用VHDL編程編譯后生成的二進(jìn)制計數(shù)器COUNTER2構(gòu)成。如下圖所示：2）SIPO的LPM原理圖：3） REFRESH的LPM原理圖：4） FILTER的LPM原理圖：5）PROCESSOR的LPM原理圖：總體結(jié)構(gòu)圖：IDE的LPM原理圖：3. 時序仿真與分析1)FIFO的時序仿真：2） SIPO的時序仿真：3） REFRESH的時序仿真：4） FILTER的時序仿真：5） RESULT的時序仿真圖：6） COMPARE的時序仿真圖：7） REG的時序仿真圖：8）CNT3的時序仿真圖：9） PROCESSOR的時序仿真圖：4. 邏輯綜合與分析最后的圖像邊緣檢測器總體結(jié)構(gòu)圖如圖所示：如圖所示:整個系統(tǒng)的實現(xiàn)劃分為四個大的模塊，其總體結(jié)構(gòu)如圖所示：其中：幀窗口接收模塊（FIFO)負(fù)責(zé)接收DSP傳送過來的一個幀窗口的數(shù)據(jù)，其本質(zhì)為一個雙端口先入先出的出棧FIFO，其數(shù)據(jù)寬度為8，深度等于一個幀窗口內(nèi)的像素點個數(shù)（600*3=1800）。串入并出模塊(SIPO)負(fù)責(zé)把FIFO內(nèi)的數(shù)據(jù)轉(zhuǎn)換成為像素處理窗口的列像素向量，便于像素處理窗口的數(shù)據(jù)刷新處理。像素窗口刷新模塊（REFRESH）實現(xiàn)對需要處理的像素數(shù)據(jù)的刷新。數(shù)據(jù)處理模塊（PROCESSOR)是本圖形邊緣處理器的核心部分，主要是實現(xiàn)Sobel算法，其性能的好壞對整個設(shè)計的成敗有著關(guān)鍵的作用。本模塊擬采用全硬件并行算法實現(xiàn)，因只有五級串行結(jié)構(gòu)，所有相當(dāng)于5個時鐘周期內(nèi)就能完成一個像素點的邊界判別。5. 設(shè)計收獲與體會這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時不僅可以鞏固以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次設(shè)計，進(jìn)一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細(xì)心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時鐘信號后，數(shù)字秒表開始計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于器件的延遲時間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時鐘周期設(shè)置在15秒左右比較合適。其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點小的誤差就會導(dǎo)致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨(dú)立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固?？偟膩碚f，這次設(shè)計的數(shù)字秒表還是比較成功的，在設(shè)計中遇到了很多問題，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點小小的成就感，終于覺得平時所學(xué)的知識有了實用的價值，達(dá)到了理論與實際相結(jié)合的目的，不僅學(xué)到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認(rèn)識，同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝！25
試題試卷相關(guān)推薦
鄂ICP備17016276號-1