【導(dǎo)讀】1-1EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有什么關(guān)系？FPGA在ASIC設(shè)計中有什么用。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計技術(shù)、SoC. 和ASIC設(shè)計，以及對自動設(shè)計與自動實(shí)現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，VHDL有什么特點(diǎn)?序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨(dú)立性。束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。合，即行為綜合。從RTL級表示轉(zhuǎn)換到邏輯門的表示，即邏輯綜合。條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么?況，以排除錯誤，改進(jìn)設(shè)計。其中EDA的嵌入式邏輯分析儀是將含有載入了設(shè)計的FPGA. 大部分FPGA采用該種編。對于SRAM型FPGA來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。

　　

【正文】 VECTOR(7 DOWNTO 0)。 兩個 3 位輸入 LT: OUT STD_LOGIC。 小于輸出 GT: OUT STD_LOGIC。 大于輸出 EQ: OUT STD_LOGIC)。 等于輸出 END ENTITY COMP。 ARCHITECTURE ONE OF COMP IS BEGIN PROCESS(A,B) BEGIN IF (AB) THEN LT=39。139。ELSE LT=39。039。END IF。 IF (AB) THEN GT=39。139。ELSE GT=39。039。END IF。 IF (A=B) THEN EQ=39。139。ELSE EQ=39。039。END IF。 END PROCESS。 END ARCHITECTURE ONE。 322 比較器的輸入是兩個待比較的 8 位數(shù) A=[A7..A0]和 B=[B7..80]，輸出是 EQ、 GT、F。當(dāng) A=B 時 EQ=1；當(dāng) AB 時 GT=1；當(dāng) AB 時 LT=1。 第二種設(shè)計方案是利用減法器來完成，通過減法運(yùn)算后的符號和結(jié)果來判別兩個被比較值的大小。 LIBRARY IEEE。 USE 。 USE 。 ENTITY COMP IS PORT( A,B: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 兩個 3 位輸入 LT: OUT STD_LOGIC。 小于輸出 GT: OUT STD_LOGIC。 大于輸出 EQ: OUT STD_LOGIC)。 等于輸出 END ENTITY COMP。 ARCHITECTURE ONE OF COMP IS SIGNAL C: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D,E,F,G: INTEGER RANGE 255 DOWNTO 0。 BEGIN C=AB。 D=10。 E=16D9。 F=872。 G=211010010。 PROCESS(A,B) BEGIN IF (C(7)=39。139。) THEN LT=39。139。ELSE LT=39。039。END IF。 IF (C=0) THEN EQ=39。139。 ELSE EQ=39。039。 IF(C(7)=39。039。)THEN GT=39。139。ELSE GT=39。039。END IF。 END IF。 END PROCESS。 END ARCHITECTURE ONE。 323 根據(jù)圖 319，用兩種不同描述方式設(shè)計一 4 選 1 多路選擇器。在設(shè)計中需要體現(xiàn)此電路由三個 2 選 l多路選擇器構(gòu)成。 解 1:層次例化 ； 解 2:單層 3 進(jìn)程 。 解 1：層次例化。底層元件 程序如下： LIBRARY IEEE。 USE 。 ENTITY mux21a IS PORT(a,b,s: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END ENTITY mux21a。 ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF s=39。039。 THEN y=a。 ELSE y=b。 END IF。 END PROCESS。 END ARCHITECTURE one。 解 1：層次例化。頂層 程序如下： LIBRARY ieee。 USE 。 ENTITY mux41b IS port(X0,X1,X2,X3: IN STD_LOGIC。 S0,S1: IN STD_LOGIC。 OUTY: OUT STD_LOGIC)。 END mux41b。 ARCHITECTURE bdf_type OF mux41b IS ponent mux21a PORT(a,b,s: IN STD_LOGIC。 y: OUT STD_LOGIC)。 end ponent。 signal N0,N1: STD_LOGIC。 BEGIN u1: mux21a PORT MAP(a=X0,b=X1,s=S0,y=N0)。 u2: mux21a PORT MAP(a=X2,b=X3,s=S0,y=N1)。 u3: mux21a PORT MAP(a=N0,b=N1,s=S1,y=OUTY)。 END。 解 2：單層結(jié)構(gòu) 程序如下： LIBRARY IEEE。 USE 。 ENTITY mux41a IS PORT(x1,x2,x3,x4,s0,s1: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END ENTITY mux41a。 ARCHITECTURE one OF mux41a IS signal N0,N1: STD_LOGIC。 BEGIN 1: PROCESS(x1,x2,s0) BEGIN IF s0=39。039。 THEN N0=x1。 ELSE N0=x2。 END IF。 END PROCESS。 2: PROCESS(x3,x4,s0) BEGIN IF s0=39。039。 THEN N1=x3。 ELSE N1=x4。 END IF。 END PROCESS。 3: PROCESS(N0,N1,s1) BEGIN IF s1=39。039。 THEN y=N0。 ELSE y=N1。 END IF。 END PROCESS。 END ARCHITECTURE one。 4 習(xí) 題 41 歸納利用 Quartus II 進(jìn)行 VHDL 文本輸入設(shè)計的流程 ：從文件輸入一直到硬件功能測試 。 P96~P110 答： 1 建立工作庫文件夾和編輯 設(shè)計文件 ； 2 創(chuàng)建工程 ； 3 編譯前設(shè)置 ； 4 全程編譯 ； 5 時序仿真 ； 6 引腳鎖定 ； 7 配置文件下載 ； 8 打開 SignalTap II編輯窗口 ； 9 調(diào)入 SignalTap II的 待測信號 ； 10 SignalTap II參數(shù)設(shè)置 ； 11 SignalTap II參數(shù)設(shè)置文件存盤 ； 12 帶有 SignalTap II 測試 信息的 編譯下載 ； 13 啟動 SignalTap II進(jìn)行采樣與分析 ；14 SignalTap II的其他設(shè)置和控制方法 。 42 參考 Quartus II 的 Help，詳細(xì)說 明 Assignments 菜單中 Settings 對話框的功能。 （ 1）說明其中的 Timing Requirements amp。 Qptions 的功能、使用方法和檢測途徑。 （ 2）說明其中的 Compilation Process 的功能和使用方法。 （ 3）說明 Analysis amp。 Synthesis Setting的功能和使用方法，以及其中的 Synthesis Netlist Optimization 的功能和使用方法。 (1)說明其中的 Timing Requirementsamp。Qptions 的功能、 他用方法和檢測途經(jīng)。 Specifying Timing Requirements and Options (Classic Timing Analyzer) You can specify timing requirements for Classic timing analysis that help you achieve the desired speed performance and other timing characteristics for the entire project, for specific design entities, or for individual clocks, nodes, and pins. When you specify either projectwide or individual timing requirements, the Fitter optimizes the placement of logic in the device in order to meet your timing goals. You can use the Timing wizard or the Timing Analysis Settings mand to easily specify all projectwide timing requirements, or you can use the Assignment Editor to assign individual clock or I/O timing requirements to specific entities, nodes, and pins, or to all valid nodes included in a wildcard or assignment group assignment. To specify projectwide timing requirements: 1. On the Assignments menu, click Settings. 2. In the Category list, select Timing Analysis Settings. 3. To specify projectwide tSU, tH, tCO, and/or tPD timing requirements, specify values under Delay requirements. 4. To specify projectwide minimum delay requirements, specify options under Minimum delay requirements. 5. Under Clock Settings, select Default required fmax. 6. In the Default required fmax box, type the value of the required fMAX and select a time unit from the list. 7. If you want to specify options for cutting or reporting certain types of timing paths globally, enabling recovery/removal analysis, enabling clock latency, and reporting unconstrained timing paths, follow these steps: 8. Click OK. To specify clock settings: 1. On the Assignments menu, click Settings. 2. In the Category list, select Timing Analysis Settings. 3. Under Clock Settings, click Individual Clocks. 4. Click New. 5. In the New Clock Settings dialog box, type a name for the new clock settings in the Clock settings name box. 6. To assign the clock settings to a clock signal in the design, type a clock node name in the Applies to node box, or click Browse... to select a node name using the Node Finder. 7. If you wan