【導(dǎo)讀】平臺(tái)，促進(jìn)了工程的發(fā)展。20世紀(jì)70年代，隨著中小規(guī)模集成電路的開發(fā)應(yīng)用，傳統(tǒng)的手工制圖設(shè)。這是EDA發(fā)展的初級(jí)階段，其主要特征是利用計(jì)算機(jī)輔助。它可以減少設(shè)計(jì)人員的繁瑣重復(fù)勞動(dòng)，但自動(dòng)化程度。低，需要人工干預(yù)整個(gè)設(shè)計(jì)過程。小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計(jì)。計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第2代EDA技術(shù)，即CAE計(jì)算機(jī)輔助工程設(shè)計(jì)階段。以代替人進(jìn)行某種思維。與CAD相比，CAE除了純粹的圖形繪制功能外，又增加了電路功能設(shè)。計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，從而實(shí)現(xiàn)工程設(shè)計(jì)。20世紀(jì)90年代，盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人從。繁重的設(shè)計(jì)工作中徹底解放出來。在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種EDA. ESDA極大地提高了系統(tǒng)設(shè)計(jì)的效率，使廣大的電子設(shè)計(jì)師開始實(shí)現(xiàn)“概念驅(qū)動(dòng)工。門，并且還在迅速提高。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。

　　

【正文】 s)。 ?? q=tmp AFTER m。 GENERIC 利用類屬參數(shù)為 tmp 建立一個(gè) 1ns 延遲值。 （ 2）端口說明 : 對(duì)設(shè)計(jì)實(shí)體與外部接口的描述。書寫格式 : PORT(端口名 :方向 數(shù)據(jù)類型名； )... 其中 : A：端口方向 :IN 、 OUT(構(gòu)造體內(nèi)部不能再使用 ) 、 INOUT、 BUFFER (構(gòu)造體內(nèi)部可再使用 )、 LINKAGE(不指定方向，輸入輸出都可連接 )。 B：數(shù)據(jù)類型 :VHDL 語言有 10 種數(shù)據(jù)類型，在邏輯電路設(shè)計(jì)中只有兩種 :BIT(邏輯量 )和 BIT_VECTOR(一組二進(jìn)制數(shù) )。 通常用 STD_LOGIC 表示邏輯 (布爾 )量，用STD_LOGIC_VECTOR 表示一組二進(jìn)制數(shù)，并在實(shí)體前增加對(duì)數(shù)據(jù)類型作說明的、必須調(diào)用的庫。 BIT_VECTOR 與 STD_LOGI_VECTOR 的區(qū)別 : BIT_VECTOR 可以表示二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)，而 STD_LOGIC_VECTOR 表示的是二進(jìn)制數(shù)。 見例 1(半加法器 ) 構(gòu)造體 構(gòu)造體是一個(gè)基本設(shè)計(jì)單元的實(shí)體，它具體的指明了該基本設(shè)計(jì)的行為、元件及內(nèi)部的連接關(guān)系，也就是說它定義了設(shè)計(jì)具體單元的功能。構(gòu)造體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用 3 種方式描述。 構(gòu)造體對(duì)設(shè)計(jì)單元有 3 種描述方式 : behavioral描述 (設(shè)計(jì)單元的數(shù)學(xué)模 型描述 )； (寄存器傳輸 )描述 (數(shù)據(jù)流 dataflow 描述 )； structural描述 (邏輯組件連接描述 )。 構(gòu)造體結(jié)構(gòu)描述如下 : ARCHITECTURE 構(gòu)造體名 OF 實(shí)體名 IS [定義語句 ]內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類型，函數(shù)的定義； BEGIN [并行處理語句 ]； END 構(gòu)造體名； （ 1）構(gòu)造體名稱的命名 行為描述 : ARCHITECTURE behav OF 實(shí)體名 IS 數(shù)據(jù)流描述 : ARCHITECTURE dataflow OF 實(shí)體名 IS 結(jié)構(gòu)描述 : ARCHITECTURE structural OF 實(shí)體名 IS （ 2）定義語句 對(duì)構(gòu)造體內(nèi)部的信號(hào)、常數(shù)、數(shù)據(jù)類型和函數(shù)進(jìn)行說明，沒有方向說明。 例 :見例 1(半加法器 ) （ 3）并行處理語句 具體描述構(gòu)造體的行為及連接關(guān)系，語句處于 BEGIN 和 END 之間。 例 :見例 1(半加法器 ) VHDL 語言要素 標(biāo)示符 標(biāo)識(shí)符是最常用的操作符，標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù) 的名字。 VHDL基本標(biāo)識(shí)符的書寫遵守如下規(guī)則： ?? 有效的字符：英文字母包括 26個(gè)大小寫字母： a~z， A~Z ， 數(shù)字包括 0~9 以及下劃線。 ?? 任何標(biāo)識(shí)符必須以英文字母開頭。 ?? 必須是單一下劃線“ _” 且其前后都必須有英文字母或數(shù)字。 ?? 標(biāo)識(shí)符中的英語字母不分大小寫。 VHDL’93標(biāo)準(zhǔn)還支持?jǐn)U展標(biāo)識(shí)符： ? 擴(kuò)展標(biāo)識(shí)符以反斜杠來界定，可以以數(shù)字打頭，如 \74LS373\、 \Hello World\ 都是合法的標(biāo)識(shí)符。 ?? 允許包含圖形符號(hào) (如回車符、換行符等 )， 也允許包含空格符。如 \IRDY\、 \C/BE\、\A or B\、 等都是合法的標(biāo)識(shí)符。 ?? 兩個(gè)反斜杠之前允許有多個(gè)下劃線相鄰， 擴(kuò)展標(biāo)識(shí)符要分大小寫。擴(kuò)展標(biāo)識(shí)符與短標(biāo)識(shí)符不同。擴(kuò)展標(biāo)識(shí)符如果含有一個(gè)反斜杠則用兩個(gè)反斜杠來代替它。 支持?jǐn)U展標(biāo)識(shí)符的目的是免受 1987標(biāo)準(zhǔn)中的短標(biāo)識(shí)符的限制，描述起來更為直觀和方便。但是目前仍有許多 VHDL工具不支持?jǐn)U展標(biāo)識(shí)符。 以下是幾種標(biāo)識(shí)符的示例。 合法的標(biāo)識(shí)符： Decoder_1， FFT， Sig_N， Not_Ack， State0， Idle 非法的標(biāo)識(shí)符： _Decoder_1 起始為非英文字母 2FFT 起始為數(shù)字 Sig_N 符號(hào)“ ” 不能成為標(biāo)識(shí)符的構(gòu)成 NotAck 符號(hào)“ ” 不能成為標(biāo)識(shí)符的構(gòu)成 RyY_RST_ 標(biāo)識(shí)符的最后不能是下劃線“ _” data_ _BUS 標(biāo)識(shí)符中不能有雙下劃線 return 關(guān)鍵詞 數(shù)據(jù)對(duì)象 1. 常數(shù) (CONSTANT) 常數(shù)是一個(gè)固定的值。一旦被賦值就不再改變。通常賦值在程序開始前進(jìn)行，該值的數(shù)據(jù)類型則在說明語句中指明。 常數(shù)說明的格式 : CONSTANT 常數(shù)名；數(shù)據(jù)類型 :=表達(dá)式； 例 : DALY:TIME:=1ms。 CONSTANT ABUS:STD_LOGIC_VECTOR:=“ 0011” 。 常數(shù)（ Constant） 固定值，不能在程序中被改變 增強(qiáng)程序的可讀性，便于修改程序 在綜合后，連接到電源和地 可在 Library、 Entity、 Architecture、 Process 中進(jìn)行定義，其有效范圍也相應(yīng)限定 Constant data_bus_width: integer := 8。 2. 變量（ Variable） 主要用于對(duì)暫時(shí)數(shù)據(jù)進(jìn)行局部存儲(chǔ)。 臨時(shí)數(shù)據(jù)，沒有物理意義 只能在 Process 和 Function 中定義，并只在其內(nèi)部有效 要使其全局有效，先轉(zhuǎn)換為 Signal。 用 := 進(jìn)行賦值 variable result : std_logic := 39。039。 變量說明的格式 : VARIABLE 變量名 :數(shù)據(jù)類型 約束條件 :=表達(dá)式； 例 :VARIABLE X， Y:INTEGER； VARIABLE C:INTEGER RANGE 0 TO 255:=10； (表示變量 C的數(shù)據(jù)類型是整型，變量范圍從 0 到 255，初始值為 10。 ) 變量只能在進(jìn)程語句、函數(shù)語句和過程語句結(jié)構(gòu)中使用 ，它是一個(gè)局部量。在仿真過程中，它不像信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量是立即生效的。 例如， temp1,temp2,temp3 都是變量，那么下式產(chǎn)生延時(shí)的方式是不合法的： Temp3:=temp1+temp2 after 10 us； 3. 信號(hào)（ Signal） 信號(hào)是抽象的電子電路內(nèi)部硬件連接。它除了沒有數(shù)據(jù)流動(dòng)方向說明以外，其它性質(zhì)幾乎和前面所述的端口概念一致。信號(hào)通常在構(gòu)造體、包集合和實(shí)體內(nèi)說明。 信號(hào)說明的格式 : SIGNAL 信號(hào)名；數(shù)據(jù)類型 約束條件 :=表達(dá)式； 例 :SIGNAL a,b,c:STD_LOGIC。 SIGNAL COUNT_2:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL S_CLK:BIT:=39。039。 信號(hào)（ Signals） 代表連線， Port 也是一種信號(hào) 。 沒有方向性，可給它賦值，也可當(dāng)作輸入 在 Entity 中和 Architecture 中定義 設(shè)定的初始值在綜合時(shí)沒有用，只是在仿真時(shí)在開始設(shè)定一個(gè)起始值。在 Max＋ PlusII中被忽略。 用 =進(jìn)行賦值 signal count:bit_vector(3 downto 0):=“0011”。 architecture a of start is signal tmp : std_logic。 begin process(a_bus) begin tmp = 39。139。 for i in 3 downto 0 loop tmp = a_bus(i) AND tmp。 end loop。 carryout = tmp。 end process。 end a。 4. 信號(hào)和變量值代入的區(qū)別 信號(hào)和變量值的代入 不僅形式不同，而且其操作過程也不同。在變量的賦值語句中，該語句一旦被執(zhí)行，其值立即被賦予變量。在執(zhí)行下一條語句時(shí)，該變量的值就為上一句新賦的值。變量賦值符為“ :=”。信號(hào)代入語句采用“ =”代入符，該語句即使被執(zhí)行也不會(huì)使信號(hào)立即發(fā)生代入。下一條語句執(zhí)行時(shí)，仍使用原來的信號(hào)值。由于信號(hào)代入語句是同時(shí)進(jìn)行處理的，因此，實(shí)際代入過程和代入語句的處理是分開進(jìn)行的。 如圖所示，信號(hào) c和 d 的代入值 (a+b)和 (c+d)將由 process外部通過進(jìn)程的敏感信號(hào) a\b\c取得。進(jìn)程執(zhí)行時(shí)，只從信號(hào)所對(duì)應(yīng)的實(shí)體取值，只要不 碰到 wait 語句或進(jìn)程執(zhí)行結(jié)束，進(jìn)程執(zhí)行過程中信號(hào)是不進(jìn)行代入的。為了進(jìn)行仿真，需要代入與處理交替地反復(fù)進(jìn)行。 1)變量在賦值時(shí)不能產(chǎn)生附加延時(shí)。信號(hào)代入時(shí)可以附加延時(shí)。 例 :變量 A A A3 A3:=A1+A2 AFTER 10ns(錯(cuò) ) 例 :信號(hào) S S2 S1=S2 AFTER 10ns(對(duì) ) 2)變量賦值符用“ :=”，信號(hào)用“ =”代入。 3)操作過程不同 :變量語句一旦被執(zhí)行，其值立即被賦予變量。信號(hào)實(shí)際代入過程和代入語句的處理是分開進(jìn)行的。 信號(hào) 變量 賦值符號(hào) = ： = 賦 值后的變化 經(jīng)過一段時(shí)間延遲才能成為當(dāng)前值 變量立即改變 作用范圍 全局 局部 例 3. 2 : p r o c es s(a, b , c, d) BEGIN d = a 。 x= b+d。 d= c。y =b +d。 E N D p r o ce ss。 結(jié)果 :X =B+ C。Y =B+ C。 D 中最初代入的值是 A，接著代入 C值，在時(shí)間上有一個(gè)Δ延時(shí)，但由于在代入時(shí)不進(jìn)行處理，因此 D 的最終值是 C。故結(jié)果 :X=B+C。Y=B+C。 例 3. 3 : p r o c es s(a, b , c) VAR I ABLE D :ST D_LOGIC_ VECT OR(3 DOWNTO 0 ) 。 BEGIN d := a 。 x = b+d。 d := c。y =b +d。 E N D p r o ce ss。結(jié)果 :X= B+A。 Y= B+C。 在 進(jìn)行 d :=a 語 句后 ， A 的 值被賦予 D， 所以 :X =B + A。此后 執(zhí)行 d:=c， 所以 :X =B+ A。Y =B+ C architecture a of start is signal tmp : std_logic。 begin process(a_bus) begin tmp = 39。139。 for i in 3 downto 0 loop tmp = a_bus(i) AND tmp。 end loop。 carryout = tmp。 end process。 end a。 architecture a of start is begin process(a_bus) variable tmp:std_logic。 begin tmp := 39。139。 for i in 3 downto 0 loop tmp := a_bus(i) AND tmp。 end loop。 carryout = tmp。 end process。 end a。 結(jié)論 :信號(hào)量的值將在進(jìn)程語句最后所代入的值作為最終代入值。而變量的值一經(jīng)賦值就變成新的值。 例 ： LIBRARY IEEE； USE ； ENTITY sv1 IS PORT (s_out:OUT BIT_VOCTOR(1 TO 8) ) ； END sv1； ARCHITECTURE Behavioral OF sv1 IS SIGNAL s1,s2:BIT； BEGIN PROCESS(s1,s2) VARIABLE v1,v2:BIT； BEGIN v1:=‘ 1’； v2:=‘ 1’； s1=‘ 1’； s2=‘ 1’； 這條語句對(duì)執(zhí)行結(jié)果沒有影響，因 為 s2 的值由該進(jìn)程中后面對(duì) s2 賦值的結(jié)果決定 s_out(1)=v1； s_out(1)的值為‘ 1’，即上面 v1 的值 s_out(2)=v2； s_out(2)的值為‘ 1’，即上面 v2 的值 s_out(3)=s1； s_out(3)的值為‘ 1’，即上面 s1 的值 s_out(4)=s2； s_out(3)的值為‘ 1’，即下面 s2 的值， 而不是上面 s1 的值 v1:=‘ 0’； 對(duì) v1 賦新值 v2:=‘ 0’； 對(duì) v2 賦新值 s2=‘ 0’ ； 這條語句取代上面對(duì) s2 的賦值 s_out