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2025-05-04 12:08本頁面
【正文】 采用 EEPROM存儲技術(shù) ， 可重復(fù)編程 ， 并且系統(tǒng)掉電后 ， EEPROM中的數(shù)據(jù)不會丟失 ， 適于數(shù)據(jù)的保密 。 設(shè)計(jì)中心 2022年 6月 1日星期三 FPGA與 CPLD的區(qū)別 ? FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個 CLB結(jié)合起來實(shí)現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。 設(shè)計(jì)中心 2022年 6月 1日星期三 ? FPGA為細(xì)粒度結(jié)構(gòu)， CPLD為粗粒度結(jié)構(gòu) 。 FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此 CPLD利用率較 FPGA器件低。 FPGA與 CPLD的區(qū)別 設(shè)計(jì)中心 2022年 6月 1日星期三 ? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。 FPGA器件在每次編程時實(shí)現(xiàn)的邏輯功能一樣，但 走的路線不同 ，因此 延時不易控制 ，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。 CPLD每次布線路徑一樣， CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。 連續(xù)式互連結(jié)構(gòu) 消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。 CPLD的延時較小。 FPGA與 CPLD的區(qū)別 設(shè)計(jì)中心 2022年 6月 1日星期三 選擇 PLD還是 FPGA？ ? PLD分解組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至 20－ 30多個組合邏輯輸入。而FPGA的一個 LUT只能處理 4輸入的組合邏輯，因此，PLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。 ? FPGA的制造工藝確定了 FPGA芯片中包含的 LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬， PLD一般只能做到 512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量， FPGA的平均邏輯單元成本大大低于 PLD。 設(shè)計(jì)中心 2022年 6月 1日星期三 選擇 PLD還是 FPGA？ ? 所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個復(fù)雜的時序邏輯或數(shù)據(jù)通路，那么使用 FPGA就是一個很好選擇。 同時 PLD擁有上電即可工作的特性，而大部分 FPGA需要一個加載過程，所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇 PLD。 設(shè)計(jì)中心 2022年 6月 1日星期三 PLD器件的命名與選型 ? EPM7 128 S L C 84－ 10 – EPM7：產(chǎn)品系列為 EPM7000系列 – 128：有 128個邏輯宏單元 – S：電壓為 5V， AE為 ， B為 – L：封裝為 PLCC， Q代表 PQFP等 – C：商業(yè)級（ Commercial） 0～ 70度， I：工業(yè)級（ Industry），－ 40～ 85度 M：軍品級（ Military），－ 55～ 125度 – 84：管腳數(shù)目 – 10：速度級別 設(shè)計(jì)中心 2022年 6月 1日星期三 管腳的定義 ? 特殊功能的管腳 – 電源腳 VCC和 GND， VCC一般分為 VCCINT和 VCCIO兩種 – JTAG管腳：實(shí)現(xiàn)在線編程和邊界掃描 – 配置管腳（ FPGA）：用于由 EEPROM配置芯片 ? 信號管腳 – 專用輸入管腳：全局時鐘、復(fù)位、置位 – 可隨意配置其功能為：輸入、輸出、雙向、三態(tài) 設(shè)計(jì)中心 2022年 6月 1日星期三 PLD的設(shè)計(jì)步驟 設(shè) 計(jì) 輸 入設(shè) 計(jì) 處 理下 載 編 程功 能 仿 真時 序 仿 真在 線 測 試設(shè)計(jì)中心 2022年 6月 1日星期三 設(shè)計(jì)輸入 ? 原理圖輸入 – 使用元件符號和連線等描述 – 比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時則顯得繁瑣 ? HDL語言輸入 – 邏輯描述功能強(qiáng) – 成為國際標(biāo)準(zhǔn)，便于移植 ? 原理圖與 HDL的關(guān)系與高級語言與匯編語言類似 設(shè)計(jì)中心 2022年 6月 1日星期三 設(shè)計(jì)處理 ? 綜合和優(yōu)化 – 優(yōu)化：將邏輯化簡，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源 – 綜合：將模塊化層次化設(shè)計(jì)的多個文件合并為一個網(wǎng)表，使設(shè)計(jì)層次平面化 ? 映射 – 把設(shè)計(jì)分為多個適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式 ? 布局與布線 – 將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接 ? 生成編程文件 – 生成可供器件編程使用的數(shù)據(jù)文件 設(shè)計(jì)中心 2022年 6月 1日星期三 模擬仿真 ? 功能仿真 – 不考慮信號傳輸和器件的延時 ? 時序仿真 – 不同器件的內(nèi)部延時不一樣，不同的布局、布線延時也會有比較大的不同 ? 在線驗(yàn)證 – 利用實(shí)現(xiàn)手段測試器件最終功能和性能指標(biāo) 設(shè)計(jì)中心 2022年 6月 1日星期三 在系統(tǒng)編程技術(shù) ISP－－ In System Program ? 對 PLD的邏輯功能可隨時進(jìn)行修改。由Lattice公司率先發(fā)明 ? 優(yōu)點(diǎn)： – 方便硬件的調(diào)試 – 方便硬件版本的升級，類似于軟件升級 設(shè)計(jì)中心 2022年 6月 1日星期三 在系統(tǒng)編程技術(shù) ISP－－ In System Program 設(shè)計(jì)中心 2022年 6月 1日星期三 邊界掃描測試技術(shù) BST－－ Boundary Scan Test ? 據(jù) JTAG，用于解決大規(guī)模集成電路的測試問題。 ? 現(xiàn)在新開發(fā)的可編程器件都支持邊界掃描技術(shù)，并將其作為 ISP接口。 ? 在 DSP開發(fā)和嵌入式處理器的開發(fā)中應(yīng)用得非常廣泛。 設(shè)計(jì)中心 2022年 6月 1日星期三 CPLD常用型號 ? Altera公司 MAX5000, MAX7000, , MAX7000E, , MAX7000S,系列 等 ? Xilinx公司 XC9500系列 ? Lattice公司 ispLS1000, ispLS2022, ispLS3000, ispLS6000系列等 設(shè)計(jì)中心 2022年 6月 1日星期三 FPGA常用型號 ? Xilinx: XC2022, XC4000, Spartan, Spartan2, Spartan3,Virtex系列等 ? Altera:FLEX8000,FLEX10K,ACEX,MERCURY,CYCLONE,STRATIX系列等 ? Lattice: EC,ECP系列
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