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2025-05-10 12:08本頁面
【正文】 ： ? 有利于控制密集型系統(tǒng) ? Pin to Pin延時固定 ? Pin 到宏單元延時固定 設(shè)計中心 2022年 6月 1日星期三 ? CPLD特點適合處理并行控制邏輯 ? CPLD適合高速 DSP ? CPLD缺點：功耗大 CPLD特點 設(shè)計中心 2022年 6月 1日星期三 CPLD 邏輯陣列模塊 連線資源 I/O單元 設(shè)計中心 2022年 6月 1日星期三 宏單元內(nèi)部結(jié)構(gòu) 乘積項邏輯陣列 乘積項選擇矩陣 可編程 觸發(fā)器 設(shè)計中心 2022年 6月 1日星期三 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 ? 以一個簡單的電路為例 ,具體說明 PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則 f=(A+B)*C*(!D)=A*C*!D + B*C*!D 設(shè)計中心 2022年 6月 1日星期三 ? PLD將以下面的方式來實現(xiàn)組合邏輯 f 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 ?A,B,C,D由 PLD芯片的管腳輸入后進入可編程連線陣列（ PIA)，在內(nèi)部會產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個輸出。 ? CPLD為 PAL構(gòu)造。 ? CPLD主要是由可編程邏輯宏單元（ LMC， Logic Macro Cell）、可編程互連距陣單元（ PIA）及I/O控制塊組成。 設(shè)計中心 2022年 6月 1日星期三 CPLD ? 復雜可編程邏輯器件 CPLD（ Complex Programmable Logic Device） 是由 PAL或 GAL發(fā)展來的。 邏輯宏單元 OLMC 設(shè)計中心 2022年 6月 1日星期三 GAL器件的 OLMC ? 每個 OLMC包含或陣列中的一個或門 ? 組成： – 異或門：控制輸出信號的極性 – D觸發(fā)器：適合設(shè)計時序電路 – 4個多路選擇器 輸出使能選擇 反饋信號選擇 或門控制選擇 輸出選擇 設(shè)計中心 2022年 6月 1日星期三 CPLD和 FPGA ? 目前 PLD主要是指 CPLD和 FPGA器件，并被應(yīng)用在不同的高科技研發(fā)領(lǐng)域，如數(shù)字電路設(shè)計、微處理器系統(tǒng)、 DSP、電信、可重構(gòu)計算機及 ASIC設(shè)計。 設(shè)計中心 2022年 6月 1日星期三 BnAn“或”陣列（固定）SnCn+ 1“與”陣列( 可編程 )CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS???????? 1AnBnCn AnBnCn AnBnCn AnBnCn AnBn AnCn BnCn 用 PAL實現(xiàn)全加器 設(shè)計中心 2022年 6月 1日星期三 GAL結(jié)構(gòu) ? GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（ OLMC）代替固定的或陣列。 ? EPROM和 EEPROM 設(shè)計中心 2022年 6月 1日星期三 用 PROM實現(xiàn)組合邏輯電路功能 實現(xiàn)的函數(shù)為： BABAF ????1 BABAF ????2 BAF ??3固定連接點 （與） 編程連接點 （或） 設(shè)計中心 2022年 6月 1日星期三 PAL結(jié)構(gòu) ? 與陣列可編程使輸入項增多，或陣列固定使器件簡化。 輸入電路輸出電路或陣列與陣列輸入項 乘積項 或項設(shè)計中心 2022年 6月 1日星期三 PLD的邏輯符號表示方法 與門 乘積項 設(shè)計中心 2022年 6月 1日星期三 PROM結(jié)構(gòu) ? 與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量n的增加成 2n指數(shù)級增長。 設(shè)計中心 2022年 6月 1日星期三 ? 管腳數(shù)目： – 208個 ? 電源： – （ I/O） – （內(nèi)核） ? 速度 – 250MHz ? 內(nèi)部資源 – 4992個邏輯單元 – 10萬個邏輯門 – 49152 bit的 RAM 設(shè)計中心 2022年 6月 1日星期三 PLD的發(fā)展趨勢 ? 向高集成度、高速度方向進一步發(fā)展 – 最高集成度已超過千萬門 ? 向低電壓和低功耗方向發(fā)展，5V????更低 ? 內(nèi)嵌多種功能模塊 – RAM， ROM， FIFO， DSP， CPU ? 向數(shù)、?；旌峡删幊谭较虬l(fā)展 設(shè)計中心 2022年 6月 1日星期三 大的 PLD生產(chǎn)廠家 ? – 最大的 PLD供應(yīng)商之一 ? – FPGA的發(fā)明者，最大的 PLD供應(yīng)商之一 ? – ISP技術(shù)的發(fā)明者 ? – 提供軍品及宇航級產(chǎn)品 設(shè)計中心 2022年 6月 1日星期三 PLD器件的分類－－按集成度 ? 低密度 – PROM,EPROM,EEPROM,PAL,PLA,GAL – 只能完成較小規(guī)模的邏輯電路 ? 高密度，已經(jīng)有超過千萬門的器件 – EPLD ,CPLD,FPGA – 可用于設(shè)計大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到 SOC（ System On a Chip） 設(shè)計中心 2022年 6月 1日星期三 PLD器件的分類－－按結(jié)構(gòu)特點 ? 基于與或陣列結(jié)構(gòu)的器件－－陣列型 – PROM， EEPROM， PAL， GAL， CPLD – CPLD的代表芯片如： Altera的 MAX系列 ? 基于門陣列結(jié)構(gòu)的器件－－單元型 – FPGA 設(shè)計中心 2022年 6月 1日星期三 PLD器件的分類－－按編程工藝 ? 熔絲或反熔絲編程器件－－ Actel的 FPGA器件 ? 體積小，集成度高，速度高，易加密，抗干擾，耐高溫 ? 只能一次編程，在設(shè)計初期階段不靈活 ? SRAM－－大多數(shù)公司的 FPGA器件 ? 可反復編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu) ? 每次上電需重新下載，實際應(yīng)用時需外掛 EEPROM用于保存程序 ? EEPROM－－大多數(shù) CPLD器件 ? 可反復編程 ? 不用每次上電重新下載，但相對速度慢，功耗較大 設(shè)計中心 2022年 6月 1日星期三 可編程邏輯器件（ PLD）及其重構(gòu)手段 ? PROM光刻版 ? PAL EPROM 、 E2PROM ? GAL EPROM 、 E2PROM ? GA光刻版 ? CPLD （ Comple
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