【正文】 DOWNTO 0)。 USE 。 一、三態(tài)門設計 例 613是一個 8位三態(tài)控制門電路的描述，當使能控制信號為‘ 1’時， 8位數(shù)據(jù)輸出，為‘ 0’時輸出呈高阻態(tài)，語句中將高阻態(tài)數(shù)據(jù)“ ZZZZZZZZ”向輸出端口賦值，其綜合結果如圖 613所示。 第 6章 VHDL設計進階 圖 68 例 610 的 RTL電路 第 6章 VHDL設計進階 例 611 的 RTL電路 第 6章 VHDL設計進階 圖 610 例 610的錯誤的工作時序 圖 611 例 611的正確工作時序 第 6章 VHDL設計進階 雙向電路和三態(tài)控制電路設計 引入三態(tài)門有許多實際的應用，如 CPU設計中的數(shù)據(jù)和地址總線的構建， RAM或堆棧的數(shù)據(jù)端口等。 end process。 when others = null。 when 2 = q = i2。 case muxval is when 0 = q = i0。) then muxval := muxval + 2。 if (b = 39。) then muxval := muxval + 1。 if (a = 39。 ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 7 downto 0。 q : OUT STD_LOGIC)。 USE 。 END body_mux4。 end case。 when 3 = q = i3。 when 1 = q = i1。 end if。139。 end if。139。 BEGIN process(i0,i1,i2,i3,a,b) begin muxval = 0。 END mux4。 ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC。 第 6章 VHDL設計進階 【 例 610】 —— 錯誤的 4 選 1多路選擇器 LIBRARY IEEE。 END PROCESS 。 Q1 = B。 THEN A:= D1。EVENT AND CLK =39。 ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A,B : STD_LOGIC 。 Q1 : OUT STD_LOGIC)。 USE 。 END 。 END IF。 B = A。139。 BEGIN PROCESS (CLK) BEGIN IF CLK39。 END 。 ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC 。 第 6章 VHDL設計進階 【 例 68】 LIBRARY IEEE 。 THEN . . . – 第 15+n 行 ... c1 := 0011 ； – 第 30+m 行 ... END IF。 THEN ... – 第 1 行 e1 = 1010 ； – 第 2 行 ... IF in2 = 39。 BEGIN IF in1 = 39。 第 6章 VHDL設計進階 圖 66 例 66 的 RTL電路 第 6章 VHDL設計進階 【例 67】 SIGNAL in1， in2， e1， ... ： STD_LOGIC 。 END PROCESS 。 END IF。139。 BEGIN PROCESS (CLK) BEGIN IF CLK39。 END 。 Q1 = 。 THEN := D1 。EVENT AND CLK = 39。 ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE : STD_LOGIC 。 Q1 : OUT STD_LOGIC)。 USE 。 表 61在三方面對信號與變量作了比較，之后給出了一些實例。 第 6章 VHDL設計進階 表 61 信號與變量賦值語句功能的比較 四、進程中的信號與變量賦值語句 從硬件電路系統(tǒng)來看， 變量和信號相當于邏輯電路系統(tǒng)中的連線和連線上的信號值；常量相當于電路中的恒定電平，如 GND或 VCC接口。 其中， a、 b、 c被列入進程敏感表，當進程被啟動后，信號賦值將自上而下順序執(zhí)行，但第一項賦值操作并不會發(fā)生，這是因為 y的最后一項驅(qū)動源是 b， 因此 y被賦值 b。 y=b。 第 6章 VHDL設計進階 例如： SIGNAL a， b， c， y， z： INTEGER； … PROCESS(a,b,c) BEGIN y=a+b。前者屬 順序信號賦值 （ 這時的信號賦值操作要視進程是否已被啟動 ）； 后者屬 并行信號賦值 （ 其賦值操作是各自獨立并行地發(fā)生的 ）。數(shù)據(jù)信息的傳入可以設置延時量。 第 6章 VHDL設計進階 當信號定義了數(shù)據(jù)類型和表達式后，在 VHDL設計中就能對信號進行賦值了。 除了沒有方向說明外， 信號 與實體的端口（ Port） 概念是一致的，它可以看成是實體內(nèi)部（ 設計器件內(nèi)部 ）的端口 。 信號作為一種數(shù)值容器，不但可以容納當前值，也可以保持歷史值 —— 與觸發(fā)器的記憶功能有很好的對應關系，只是不必注明信號上數(shù)據(jù)流動的方向。 第 6章 VHDL設計進階 信號定義格式： SIGNAL 信號名： 數(shù)據(jù)類型 := 初始值 ； 三、信號（ SIGNAL） 信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它類似于連接線 。 y :=2+x。 例如 ： VARIABLE x， y： INTEGER RANGE 15 DOWNTO 0； VARIABLE a， b： STD_LOGIC_VECTOR(7 DOWNTO 0)。 30 通過賦值操作，新的變量值的獲得是立刻發(fā)生的。 第 6章 VHDL設計進階 變量賦值的一般表述為； 目標變量名 := 表達式； 注意： 10 變量賦值符號是“ :=”，變量數(shù)值的改變是通過變量賦值來實現(xiàn)的。 例如 ： VARIABLE a ： INTEGER RANGE 0 TO 15； VARIABLE d ： STD_LOGIC。 變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時的行為。 二、變量（ VARIABLE） 在 VHDL語法規(guī)則中，變量是一個局部量，只能在 進程 和子程序 中使用。 * 如果在 程序包 中，常量具有最大的的全局化特征，可以用在調(diào)用此程序包的所有設計實體中； * 常量如果定義在 設計實體 中，其有效范圍為這個實體定義的所有的結構體（多結構體）； * 如果常量定義在設計實體的 某一結構體 中，則只能用于此結構體； * 如果常量定義在 結構體的某一單元 ，如一個進程中，則這個常量只能用在這一進程中。 標準位矢量類型 CONSTANT DATAIN:INTEGER:=15 整數(shù)類型 VHDL要求所定義的常量數(shù)據(jù)類型必須與表達式的數(shù)據(jù)類型一致。 在程序中，常量是一個恒定不變的值，一旦作了數(shù)據(jù)類型和賦值定義后，在程序中不能在改變，因而具有全局性意義。 一、常數(shù)（ CONSTANT） 常數(shù)的定義和設置主要是為了使程序更容易閱讀和修改。 輸出最低位 END behav。 QB = REG8(0)。 END IF。 THEN 裝載新數(shù)據(jù) REG8 := DIN。 THEN IF LOAD = 39。EVENT AND CLK = 39。 【例 64】 8位右移移位寄存器 第 6章 VHDL設計進階 ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 QB : OUT STD_LOGIC )。 ENTITY SHFRT IS 8位右移寄存器 PORT ( CLK， LOAD : IN STD_LOGIC。 第 6章 VHDL設計進階 三、 帶有并行置位的移位寄存器 LIBRARY IEEE。 這個矢量賦值語句也可以改寫為使用 連接符 的語句（假設d1的長度為 5位）： f=e(1)﹠ e(5)﹠ e(1)﹠ e(3)﹠ e(1)。 第 6章 VHDL設計進階 利用“（ OTHERS=X)‖還可以給位矢量的某一部分位賦值之后再使用 OTHERS給剩余的位賦值 ，例如