【正文】 2= ALE0=39。039。039。139。139。 next_state=st1。OE0=39。LOCK=39。START0=39。 COM: PROCESS(current_state,EOC,CLK) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0= ALE0=39。則進(jìn)入通道 INI Q=REGL。模擬信號(hào)進(jìn)入通道 IN0；當(dāng) ADDA=39。當(dāng) ADDA=39。 數(shù)據(jù)輸出三態(tài)控制信號(hào) BEGIN ADDA=39。 8 個(gè)模擬信號(hào)通道地址鎖存信號(hào) SIGNAL START0: STD_LOGIC。 SIGNAL LOCK: STD_LOGIC。 定義各狀態(tài)子類(lèi)型 SIGNAL current_state,next_state: states:=st0。 8 位數(shù)據(jù)輸出 END ADCINT。 信號(hào)通道最低位控制信號(hào) LOCK0: OUT STD_LOGIC。 轉(zhuǎn)換開(kāi)始信號(hào) OE: OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE: OUT STD_LOGIC。 來(lái)自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù) CLK: IN STD_LOGIC。 USE 。方法 1：將輸出信號(hào)鎖存后輸出；方法 2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。 END behav。 END IF。 AND LOCK39。 由信號(hào) current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程：REG LATCH1: PROCESS(LOCK) 此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 END IF。139。 REG:PROCESS(CLK) BEGIN IF(CLK39。 END CASE。next_state=st0。OE=39。LOCK=39。START=39。開(kāi)啟 OE，輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。139。039。039。039。 END IF。) THEN next_state=st3。 IF(EOC=39。 OE=39。LOCK=39。START=39。啟動(dòng)采樣 WHEN st2= ALE=39。039。039。139。139。 next_state=st1。OE=39。LOCK=39。START=39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0= ALE=39。則進(jìn)入通道 INI Q=REGL。模擬信號(hào)進(jìn)入通道 IN0；當(dāng) ADDA=39。當(dāng) ADDA=39。轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGIN ADDA=39。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4)。 觀察數(shù)據(jù)鎖存時(shí)鐘 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 數(shù)據(jù)輸出三態(tài)控制信號(hào) ADDA:OUT STD_LOGIC。 8 個(gè)模擬信號(hào)通道地址鎖存信號(hào) START:OUT STD_LOGIC。 狀態(tài)機(jī)工作時(shí)鐘 EOC: IN STD_LOGIC。 ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LIBRARY IEEE。 END behav。 END IF。 Q=00000。 END IF。 THEN Q=11101。 IF DATAIN=39。 THEN STX=st0。 WHEN st4= IF DATAIN=39。 ELSE Q=01001。039。 END IF。039。 END IF。 THEN Q=10101。 IF DATAIN=39。 THEN STX=st3。 WHEN st2= IF DATAIN=39。 ELSE Q=10100 。039。 END IF。039。 END IF。 THEN Q=10000。 IF DATAIN=39。 THEN STX=st1。 THEN CASE STX IS WHEN st0= IF DATAIN=39。EVENT AND CLK=39。 THEN STX=ST0。 BEGIN PROCESS(CLK,RESET) 單一進(jìn)程 BEGIN IF RESET=39。 ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0,st1,st2,st3,st4)。 Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0))。 USE 。 82 為確保例 85（2 進(jìn)程 Mealy 型狀態(tài)機(jī)）的狀態(tài)機(jī)輸出信號(hào)沒(méi)有毛刺，試用例 84 的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，給出兩程序的仿真波形。 END PROCESS COM。 WHEN OTHERS= N_ST=ST0。END IF。 WHEN ST4=IF DATAIN=11 THEN N_ST=ST0。 END IF。 WHEN ST3= IF DATAIN=00 THEN N_ST=ST4。END IF。 WHEN ST2= IF DATAIN=01 THEN N_ST=ST3。END IF。 WHEN ST1= IF DATAIN=11 THEN N_ST=ST2。 END IF。 COM: PROCESS(C_ST,DATAIN) BEGIN CASE C_ST IS WHEN ST0= IF DATAIN=10 THEN N_ST=ST1。 END IF。139。 ELSIF CLK39。 THEN C_ST=ST0。 BEGIN REG: PROCESS(CLK,RST) BEGIN IF RST=39。 ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY MOORE1 IS PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。解：【例 84】的改寫(xiě)如下： LIBRARY IEEE?！? end two。 end if。 then c=a。 應(yīng)改成“if sel= 39。 else c:=b。039。)”改成“)” end sam2。)。 sel:in std_loglc。 use 。 將“c=a+b”改成“c:=a+b” end。 程序 2: Architecture one of sample is variable a，b，c:integer。 end if。 ………………… Process(A, EN) Variable B: std_log ic。 68 判斷下面三個(gè)程序中是否有錯(cuò)誤，若有則指出錯(cuò)誤所在，并給出完整程序。 （2）重載算符有何用處? 用于兩個(gè)不同類(lèi)型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類(lèi)型，并進(jìn)行運(yùn)算處理。 END。 END PROCESS。 THEN =(OTHERS=‘0’)。………………………（2）電平觸發(fā)復(fù)位信號(hào)……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL :STD_LOGIC。 Q1=。 END IF。 BEGIN PROCESS(RST) BEGIN IF RST’EVENT AND RST=‘139。解：邊沿觸發(fā)復(fù)位信號(hào)要將復(fù)位信號(hào)放在進(jìn)程的敏感信號(hào)表中。第二種方法：Q=(OTHERS=‘0’)；其中 OTHERS=‘0’不需要給出信號(hào) Q 的位寬度，即可對(duì) Q 清零。信號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對(duì)應(yīng)關(guān)系。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。變量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。 64 說(shuō)明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。 62 δ 是什么?在 VHDL 中，δ 有什么用處?P152δ 是什么? 答：在 VHDL 仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無(wú)窮小量） ，被稱(chēng)為 δ 延時(shí)。P95~P115答：1 建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程；3 編譯前設(shè)置 ；4 全程編譯；5 時(shí)序仿真；6 引腳鎖定；7 配置文件下載；8 打開(kāi) SignalTap II 編輯窗口；9 調(diào)入 SignalTap II 的待測(cè)信號(hào)；10 SignalTap II 參數(shù)設(shè)置；11 SignalTap II 參數(shù)設(shè)置文件存盤(pán)；12 帶有 SignalTap II 測(cè)試信息的編譯下載；13 啟動(dòng) SignalTap II 進(jìn)行采樣與分析；14 SignalTap II的其他設(shè)置和控制方法。END ONE。 COUT=QI。END IF。 計(jì)數(shù)器加一 ELSE QI=QI1。139。 ELSIF CLK39。)。 THEN 計(jì)數(shù)器異步復(fù)位 QI:=(OTHERS=39。 BEGINIF RST=39。END CNT16。 SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC。USE 。設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器。u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)；u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E)。u2: D PORT MAP(D=BB。SIGNAL AA,BB,CC,DD: STD_LOGIC。C:OUT STD_LOGIC)。COMPONENT MUX21調(diào)用二選一選擇器聲明語(yǔ)句PORT(B,A:IN STD_LOGIC。Q:OUT STD_LOGIC)。COMPONENT D 調(diào)用 D 觸發(fā)器聲明語(yǔ)句PORT(D,C:IN STD_LOGIC。Q1,Q2:OUT STD_LOGIC)。ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 調(diào)用 LK35 聲明語(yǔ)句PORT(A1,A2:IN STD_LOGIC。E,OUT:OUT STD_LOGIC)。ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC。USE 。，寫(xiě)出頂層文件 的 VHDL 設(shè)計(jì)文件。END ARCHITECTURE ONE。u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f)。SIGNAL d,e,f: STD_LOGIC。c:OUT STD_LOGIC)。END COMPONENT。ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC。diffr,sub_out:OUT STD_LOGIC)。 USE 。頂層文件： 實(shí)現(xiàn)一位全減器LIBRARY IEEE。END PROCESS。WHEN OTHERS = NULL。s_out=39。WHEN 11 = diff=39。s_out=39。WHEN 10 = diff=39。s_out=39。WHEN 01 = diff=39。s_out=39。PROCESS(xyz)BEGIN CASE xyz ISWHEN 00 = diff=39。BEGINxyz = x amp。