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eda技術(shù)實(shí)用教程第3章-文庫(kù)吧資料

2025-05-18 13:05本頁(yè)面
  

【正文】 A設(shè)計(jì)流程及其工具 設(shè)計(jì)流程 KX康芯科技 圖 21 應(yīng)用于 FPGA/CPLD的 EDA開發(fā)流程 設(shè)計(jì)流程 KX康芯科技 設(shè)計(jì)輸入 (原理圖/ HDL文本編輯 ) 1. 圖形輸入 狀態(tài)圖輸入 波形圖輸入 原理圖輸入 在 EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖 2. HDL文本輸入 將使用了某種硬件描述語(yǔ)言 (HDL)的電路設(shè)計(jì)文本, 如 VHDL或 Verilog的源程序,進(jìn)行編輯輸入。 設(shè)計(jì)流程 KX康芯科技 綜合 整個(gè)綜合過程就是將設(shè)計(jì)者在 EDA平臺(tái)上編輯輸入的 HDL文本、原理圖或狀態(tài)圖形描述,依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合,最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 設(shè)計(jì)流程 KX康芯科技 時(shí)序仿真與功能仿真 時(shí)序仿真 接近真實(shí)器件運(yùn)行特性的仿真 功能仿真 直接
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