【正文】 IS COMPONENT DFF_PRE_CLR_ENA 調(diào)用 D 觸發(fā)器聲明語(yǔ)句 PORT(CLK : IN STD_LOGIC。 Q : OUT STD_LOGIC)。 USE 。 END bhv。 Q=Q1。 THEN Q=Q1。 IF EN=39。 THEN Q1=D。 AND ENA=39。EVENT AND CLK=39。139。139。039。139。 ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS SIGNAL Q1:STD_LOGIC。 CLR : IN STD_LOGIC)。 ENA : IN STD_LOGIC。 D : IN STD_LOGIC。 USE 。 圖 320 RTL 圖（ d） 解 1：實(shí)現(xiàn)圖 320(d)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述 帶預(yù)置、清零和輸出使能的 D 觸發(fā)器 程序 ()。 u2: DFF6 PORT MAP(CLK,DD,Q)。 定義 1 個(gè)信號(hào)作為內(nèi)部的連接線。 END COMPONENT。 D: IN STD_LOGIC。 END COMPONENT。 s : IN STD_LOGIC。 END ENTITY t3_12_c。 ENTITY t3_12_c IS PORT(D1,D2,CLK : IN STD_LOGIC。 LIBRARY IEEE。 END bhv。 END IF。139。 END。 D: IN STD_LOGIC。 USE 。 解 2：實(shí)現(xiàn)圖 320(c)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 ELSE b。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 y : OUT STD_LOGIC)。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 LIBRARY IEEE。 圖 320 RTL 圖（ c） 解 1： 實(shí)現(xiàn) 圖 320(c) RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 END PROCESS。 WHEN OTHERS =NULL 。139。 = Y = A。 CASE AB IS 類似于真值表的 case 語(yǔ)句 WHEN 39。 CD=C OR D。 ARCHITECTURE sxdl OF t3_12_b IS 時(shí)序電路 sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。 Y: OUT STD_LOGIC)。 USE 。 END ARCHITECTURE sxdl。 END PROCESS。 THEN 檢測(cè)時(shí)鐘上升沿 Q = NOT(Q OR CL)。EVENT AND CLK0=39。 ARCHITECTURE sxdl OF t3_12_a IS 時(shí)序電路 sxdl SIGNAL Q : STD_LOGIC。 OUT1: OUT STD_LOGIC)。 USE 。 312 分別給出圖 320 所示的六個(gè) RTL 圖的 VHDL 描述，注意其中的 D 觸發(fā)器和鎖存器的表述。 將計(jì)數(shù)值向端口輸出 END PROCESS。 END IF。 END IF。 計(jì)數(shù)大于 9,輸出進(jìn)位信號(hào) ELSE COUT = 39。 IF CQI=0 THEN COUT=39。)。 允許計(jì)數(shù) ,檢測(cè)是否小于 65535 ELSE CQI:=(OTHERS = 39。139。 END IF。039。139。 大于 65535,計(jì)數(shù)值清零 END IF。039。THEN 檢測(cè)是否允許計(jì)數(shù) (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。 THEN 檢測(cè)時(shí)鐘上升沿 IF ADD_EN=39。EVENT AND CLK=39。039。 THEN CQI:=DATA。計(jì)數(shù)器異步復(fù)位 ELSIF LOAD = 39。039。139。 BEGIN LS_LOAD:=LOAD。 ARCHITECTURE A_S_16 OF ADD_SUB_LOAD_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN,LOAD) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 COUT : OUT STD_LOGIC)。 DATA : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 USE 。 LIBRARY IEEE。 解： 311 給出含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器的 VHDL 描述。 END behav。 DOUT=Q。039。139。 END IF。 END IF。)。 允許計(jì)數(shù) ,檢測(cè)是否小于 9 ELSE Q:=(OTHERS=39。 THEN Q:=DATA。 THEN 檢測(cè)是否允許計(jì)數(shù)或加載（同步使能） IF LOAD=39。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN=39。EVENT AND CLK=39。)。 THEN Q:=(OTHERS =39。 BEGIN IF RST=39。 計(jì)數(shù)進(jìn)位輸出 END CNT10。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY CNT10 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 USE 。 解： 310 用 VHDL 設(shè)計(jì)一個(gè)功能類似 74LS160(異步復(fù)位和同步使能加載、計(jì)數(shù)的十進(jìn)制加法計(jì)數(shù)器 )的計(jì)數(shù)器。 END ARCHITECTURE one。 END IF。039。139。139。 THEN CNT2 := NOT CNT2。EVENT AND FULL = 39。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 END IF。039。 同時(shí)使溢出標(biāo)志信號(hào) FULL 輸出為高電平 (n=11:4\3\2\1\0 計(jì)數(shù) ) ELSE CNT8 := CNT8 1。 計(jì)數(shù)范圍 (D=n)： n/2 取整 ~0(n=10:4\3\2\1\0 計(jì)數(shù) ) FULL = 39。 D(15 DOWNTO 1))1。039。 amp。同時(shí)使溢出標(biāo)志信號(hào) FULL 輸出為高電平 (n=11:10\9\8\7\6\5 計(jì)數(shù) ,前比后半周期多一個(gè)時(shí)鐘 ) ELSIF CNT8 = (39。 計(jì)數(shù)范圍 (D=n)： n1~n/2 取整 (n=10:9\8\7\6\5 計(jì)數(shù) ,前后半周期相同 ) FULL = 39。 THEN IF CNT8 = 0000000000000000 THEN CNT8 := D1。EVENT AND CLK = 39。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(15 DOWNTO 0)。 END ENTITY DVF16。 D : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 USE 。 )，16 位加載數(shù)值是多 少 ? 解： 39 16 位數(shù)控分頻器 (可進(jìn)行奇偶數(shù)分頻 ) LIBRARY IEEE。設(shè)輸入頻率 fi=4MHz，輸出頻率 fo=177。但對(duì)于現(xiàn)場(chǎng)實(shí)現(xiàn)指定分頻比或小數(shù)分頻率的分頻電路的設(shè)計(jì)就不是很簡(jiǎn)單了。 END ARCHITECTURE one。 y=A WHEN S0_3=0111 ELSE B WHEN S0_3=1011 ELSE C WHEN S0_3=1101 ELSE D WHEN S0_3=1110 ELSE 39。S2amp。 BEGIN S0_3=S0amp。 END ENTITY mux41a。 S0,S1,S2,S3 : IN STD_LOGIC。 圖 320(c)RTL 圖的 VHDL 程序頂層設(shè)計(jì)描述 xin sub_out yin u0 sub_in diff_out x0 y0 sin diff0 xin sub_out yin u1 sub_in diff_out x1 y1 diff1 xin sub_out yin u7 sub_in diff_out x7 y7 sout diff7 ……………… . ……………… . 串行借位的 8 位減法器 a0 a1 a6 USE 。 解： 4 選 1 多路選擇器 VHDL 程序設(shè)計(jì)。選通控制端有四個(gè)輸入： S0、 S SS3。 END ARCHITECTURE s8。 u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5,sub_out=a6)。 u4:f_suber PORT MAP(xin=x4,yin=y4,diff_out=diff4,sub_in=a3,sub_out=a4)。 u2:f_suber PORT MAP(xin=x2,yin=y2,diff_out=diff2,sub_in=a1,sub_out=a2)。 BEGIN u0:f_suber PORT MAP(xin=x0,yin=y0,diff_out=diff0,sub_in=sin,sub_out=a0)。 SIGNAL a0,a1,a2,a3,a4,a5,a6: STD_LOGIC。 sub_out,diff_out: OUT STD_LOGIC)。 END ENTITY suber_8。 diff0,diff1,diff2,diff3: OUT STD_LOGIC。 ENTITY suber_8 IS PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC。 LIBRARY IEEE。 (2)以 1 位全減器為基本硬件 ,構(gòu)成串行借位的 8 位減法器 ,要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 xysun_in=difft)。 sub_out = c OR b。 BEGIN u1: h_suber PORT MAP(x=xin,y=yin, diff=a, s_out=b)。 SIGNAL a,b,c: STD_LOGIC。 diff,s_out: OUT STD_LOGIC)。 END ENTITY f_suber。 ENTITY f_suber IS PORT(xin,yin,sub_in: IN STD_LOGIC。 解 ()：采用例化實(shí)現(xiàn)圖 420 的 1 位全減器 LIBRARY IEEE。 s_out = (NOT x) AND y。 END ENTITY h_suber。 ENTITY h_suber IS PORT(