【正文】 d IS COMPONENT DFF_PRE_CLR_ENA 調(diào)用 D 觸發(fā)器聲明語句 PORT(CLK : IN STD_LOGIC。 USE 。 Q=Q1。 IF EN=39。 AND ENA=39。139。039。 ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS SIGNAL Q1:STD_LOGIC。 ENA : IN STD_LOGIC。 USE 。 u2: DFF6 PORT MAP(CLK,DD,Q)。 END COMPONENT。 END COMPONENT。 END ENTITY t3_12_c。 LIBRARY IEEE。 END IF。 END。 USE 。 ELSE b。 y : OUT STD_LOGIC)。 LIBRARY IEEE。 END PROCESS。139。 CASE AB IS 類似于真值表的 case 語句 WHEN 39。 ARCHITECTURE sxdl OF t3_12_b IS 時序電路 sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。 USE 。 END PROCESS。EVENT AND CLK0=39。 OUT1: OUT STD_LOGIC)。 312 分別給出圖 320 所示的六個 RTL 圖的 VHDL 描述，注意其中的 D 觸發(fā)器和鎖存器的表述。 END IF。 計數(shù)大于 9,輸出進位信號 ELSE COUT = 39。)。139。039。 大于 65535,計數(shù)值清零 END IF。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。EVENT AND CLK=39。 THEN CQI:=DATA。039。 BEGIN LS_LOAD:=LOAD。 COUT : OUT STD_LOGIC)。 USE 。 解： 311 給出含有異步清零和計數(shù)使能的 16 位二進制加減可控計數(shù)器的 VHDL 描述。 DOUT=Q。139。 END IF。 允許計數(shù) ,檢測是否小于 9 ELSE Q:=(OTHERS=39。 THEN 檢測是否允許計數(shù)或加載（同步使能） IF LOAD=39。EVENT AND CLK=39。 THEN Q:=(OTHERS =39。 計數(shù)進位輸出 END CNT10。 ENTITY CNT10 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 解： 310 用 VHDL 設計一個功能類似 74LS160(異步復位和同步使能加載、計數(shù)的十進制加法計數(shù)器 )的計數(shù)器。 END IF。139。 THEN CNT2 := NOT CNT2。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。039。 計數(shù)范圍 (D=n)： n/2 取整 ~0(n=10:4\3\2\1\0 計數(shù) ) FULL = 39。039。同時使溢出標志信號 FULL 輸出為高電平 (n=11:10\9\8\7\6\5 計數(shù) ,前比后半周期多一個時鐘 ) ELSIF CNT8 = (39。 THEN IF CNT8 = 0000000000000000 THEN CNT8 := D1。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(15 DOWNTO 0)。 D : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 )，16 位加載數(shù)值是多 少 ? 解： 39 16 位數(shù)控分頻器 (可進行奇偶數(shù)分頻 ) LIBRARY IEEE。但對于現(xiàn)場實現(xiàn)指定分頻比或小數(shù)分頻率的分頻電路的設計就不是很簡單了。 y=A WHEN S0_3=0111 ELSE B WHEN S0_3=1011 ELSE C WHEN S0_3=1101 ELSE D WHEN S0_3=1110 ELSE 39。 BEGIN S0_3=S0amp。 S0,S1,S2,S3 : IN STD_LOGIC。 解： 4 選 1 多路選擇器 VHDL 程序設計。 END ARCHITECTURE s8。 u4:f_suber PORT MAP(xin=x4,yin=y4,diff_out=diff4,sub_in=a3,sub_out=a4)。 BEGIN u0:f_suber PORT MAP(xin=x0,yin=y0,diff_out=diff0,sub_in=sin,sub_out=a0)。 sub_out,diff_out: OUT STD_LOGIC)。 diff0,diff1,diff2,diff3: OUT STD_LOGIC。 LIBRARY IEEE。 sub_out = c OR b。 SIGNAL a,b,c: STD_LOGIC。 END ENTITY f_suber。 解 ()：采用例化實現(xiàn)圖 420 的 1 位全減器 LIBRARY IEEE。 END ENTITY h_suber。 圖 319 1 位全加器 xin yin a b diff_out c 解 ()：實現(xiàn) 1 位半減器 h_suber(diff=xy； s_out=1,xy) LIBRARY IEEE。 OUT1 = NOT Q。139。 END ENTITY t4_19。 圖 318 時序電路 解：實現(xiàn)圖 419 電路的 VHDL 程序 LIBRARY IEEE。 CQ=CQI。039。 大于 65535,計數(shù)值清零 END IF。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 END IF。 IF CQI=16FFFF THEN COUT=39。 允許計數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。139。039。 ARCHITECTURE A_S_16 OF ADD_SUB_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 ENTITY ADD_SUB_16 IS PORT (CLK,RST,ADD_EN,SUB_EN: IN STD_LOGIC。 解：用 VHDL 實現(xiàn)含有異步清零和計數(shù)使能的 16 位二進制加減可控計數(shù)器。 DOUT=Q。139。 END IF。)。 THEN Q=DATA。 計數(shù)器異步復位 ELSE IF EN=39。039。 允許加載 ELSIF CLK39。 ARCHITECTURE behav OF CNT12 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LIBRARY IEEE。 END ARCHITECTURE case_mux31。 = outy = y。039。 WHEN OTHERS =NULL 。 = y = a2。 END ENTITY mux31。 圖 317 含 2 選 1 多路選擇器的模塊 解： 用 CASE 語句 實現(xiàn) 圖 418 所示的是雙 2 選 1 多路選擇器構成的電路 LIBRARY IEEE。 END PROCESS。 WHEN 10 = y = c。定義標準邏輯位矢量數(shù)據(jù)類型 BEGIN s0s1=s1amp。 s1: IN STD_LOGIC。 解 2： 用 CASE 語句 實現(xiàn) 4 選 1 多路選擇器 mux21 in0 output in1 sel LIBRARY IEEE。 ELSE y = d。s0。 y: OUT STD_LOGIC)。 USE 。 output:OUT STD_LOGIC)。 輸入端 enable:IN STD_LOGIC。 《 EDA 技術 實用教程 (第四版 )》習題 1 習 題 11 EDA 技術與 ASIC 設計和 FPGA 開發(fā)有什么關系 ？ FPGA 在 ASIC 設計中有什么用途？ P3~4 12 與軟件描述語言相比， VHDL 有什么特點 ? P6 l3 什么是綜合 ?有哪些類型 ?綜合在電子 設計 自動化中的地位是什么 ? P5 14 在 EDA 技術中，自頂向下的設計方法的重要意義是什么 ? P7~10 15 IP 在 EDA 技術的 應用 和發(fā)展中的意義是什么 ? P22~14 16 敘述 EDA 的 FPGA/CPLD 設計流程，以及涉及的 EDA 工具及其在整個流程中的作用。 P58 26 請參閱相關資料，并回答問題：按本章 給出的歸類方式，將基于乘積項的可編程邏輯結構的 PLD 器件歸類為 CPLD；將基 于查 找 表 的 可 編程邏輯結構的 PLD 器什歸類為FPGA，那么， APEX 系列屬于什么類型 PLD 器件 ? MAX II 系列又屬于什么類型的 PLD 器件 ?為什么 ? P54~56 3 習 題 31 畫出與以下實體描述對應的原理圖符號元件 : ENTITY buf3s IS 實體 1:三態(tài)緩沖器 PORT(input:IN STD_LOGIC。 ENTITY mux21 IS 實體 2: 2 選 1 多路選擇器 PORT(in0, in1,sel: IN STD_LOGIC。 圖 316 4 選 1 多路選擇器 解 1： 用 IF_THEN 語句 實現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE。 s1: IN STD_LOGIC。定義標準邏輯位矢量數(shù)據(jù) BEGIN s0s1=s1amp。 ELSIF s0s1 = 10 THEN y = c。 END ARCHITECTURE if_mux41。 s0: IN STD_LOGIC。 ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 WHEN 01 = y = b。 END CASE。試在一個結構體中用兩個進程來表達此電路 ,每個進程中用 CASE 語句描述一個 2 選 1 多路選擇器 MUX21A。 outy:OUT STD_LOGIC)。039。 = y = a3。 u2: PROCESS(s1,a1,a2,a3,y) BEGIN CASE s1 IS 類似于真值表的 case 語句 WHEN 39。139。 END P