【正文】 ELSE COUT=39。 END ENTITY ADD_SUB_LOAD_16。139。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 圖 320 RTL 圖 圖 320 RTL 圖（ a） 解：實現(xiàn)圖 320(a)RTL 圖的 VHDL 程序 LIBRARY IEEE。 ENTITY t3_12_b IS PORT (A,B,C,D: IN STD_LOGIC。 END ARCHITECTURE sxdl。 ENTITY DFF6 IS PORT(CLK: IN STD_LOGIC。 ARCHITECTURE one OF t3_12_c IS COMPONENT mux21a 調(diào)用 2 選 1 多路選擇器聲明語句 PORT(a,b : IN STD_LOGIC。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 ELSIF CLK39。 ENTITY t3_12_d IS PORT(SET,D,CLK,EN,RESET : IN STD_LOGIC。 USE 。139。 USE 。,CLR=RST)。 D : IN STD_LOGIC。EVENT AND CLK=39。 Q,DOUT : OUT STD_LOGIC)。039。)。 410 基于原理圖輸入方式， 應(yīng)用 4 位全加器和 74374(8D 觸發(fā)器 )構(gòu)成 4 位二進(jìn)制加法計數(shù)器。shift_Q:移位寄存器 VARIABLE shift_t : STD_LOGIC_VECTOR(2 DOWNTO 0)。采樣移位串行輸入 END IF。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 56 在 VHDL 設(shè)計中 ，給時序電路清零 (復(fù)位 )有兩種力方法，它們是什么 ? 如何實現(xiàn) ? 解：設(shè) Q 定義成信號， 一種方法： Q=“ 000… 000”； 其中 “ 000… 000” 反映出信號 Q的位寬度。 END IF。 END mux4。X39。 END IF。 BEGIN Q:=0000。 when 1=q=i1。 ) LIBRARY IEEE。 BEGIN Q:=000。 54 說明信號和變量的功能特點，以及應(yīng)用上的異同點。 END PROCESS P_REG 。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 shift_Q(4 DOWNTO 1)。CLK、 RST、 S_in:時鐘、復(fù)位、串行輸入數(shù)據(jù) P_out: OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 46 用 74148（ 83 線八進(jìn)位優(yōu)先編碼器）和與非門實現(xiàn) 8421BCD 優(yōu)先編碼器，用 3(5)片 74139（ 2 線 4 線譯碼器）組成一個 524(416)線 譯碼器。,39。 END COMPONENT。 END bhv。139。 END ARCHITECTURE one。 定義 1 個信號作為內(nèi)部的連接線。 Q=Q1。039。 BEGIN SS=SET AND (NOT RESET)。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS。 ELSIF PRE=39。 END ARCHITECTURE one。 USE 。 END ARCHITECTURE one。 = Y = ABCD。 OUT1 = NOT Q。 CQ=CQI。 END IF。 LS_LOAD:=39。 ENTITY ADD_SUB_LOAD_16 IS PORT (CLK,RST,ADD_EN,SUB_EN,LOAD : IN STD_LOGIC。 END IF。039。 END PROCESS P_DIV。 且輸出溢出標(biāo)志信號 FULL 為低電平 END IF。當(dāng) CNT8 計數(shù)歸 0 時，預(yù)置 CNT8=D1。 試對例 320 的設(shè)計稍作修改，將其進(jìn)位輸出 COUT 與異步加載控制 LOAD 連在一起，構(gòu)成一個自動加載型 16 位二進(jìn)制數(shù)計數(shù)器，也即一個 16 位可控的分頻器，給出其 VHDL表述，并說明工作原理。 LIBRARY IEEE。 END COMPONENT。 定義 1 個信號作為 內(nèi)部的連接線。 半減器描述 (1):布爾方程描述方法 USE 。 USE 。 允許計數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。 THEN 檢測時鐘上升沿 IF ADD_EN=39。 LIBRARY IEEE。 大于等于 9 時，計數(shù)值清零 END IF。EVENT AND CLK=39。 34 將例 320 程序的計數(shù)器改為十二進(jìn)制計數(shù)器，程序用例 321 的方式表述，并且將復(fù)位 RST 改為同步清零控制，加載信號 LOAD 改為異步控制方式。 WHEN 39。 WHEN 11 = y = d。 END IF。 buf3s input output enable 32 圖 316 所示的是 4 選 1 多路選擇器 ,試分別用 IF_THEN 語句和 CASE 語句的表達(dá)方式寫出此電路的 VHDL 程序 ,選擇控制信號 s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR。 輸出端 END buf3s 。 ELSIF s0s1 = 01 THEN y = b。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS 類似于真值表的 case 語句 WHEN 00 = y = a。 BEGIN u1: PROCESS(s0,a1,a2,a3) BEGIN CASE s0 IS 類似于真值表的 case 語句 WHEN 39。 END CASE。039。 允許計數(shù) ,檢測是否小于 9 ELSE Q=(OTHERS=39。 END behav。計數(shù)器異步復(fù)位 ELSIF CLK39。 IF SUB_EN=39。 END ARCHITECTURE A_S_16。 37 給出 1 位全減器的 VHDL 描述；最終實現(xiàn) 8 位全減器。 diff,s_out: OUT STD_LOGIC)。 END ENTITY suber_8。選通控制端有四個輸入： S0、 S SS3。 END ARCHITECTURE one。EVENT AND CLK = 39。 同時使溢出標(biāo)志信號 FULL 輸出為高電平 (n=11:4\3\2\1\0 計數(shù) ) ELSE CNT8 := CNT8 1。039。 BEGIN IF RST=39。)。 LIBRARY IEEE。計數(shù)器異步復(fù)位 ELSIF LOAD = 39。139。 END IF。 THEN 檢測時鐘上升沿 Q = NOT(Q OR CL)。 = Y = A。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 END bhv。 定義 1 個信號作為內(nèi)部的連接線。139。 THEN Q=Q1。 END COMPONENT。 類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點 BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。139。 CLR : IN STD_LOGIC)。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 THEN Q1=39。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END IF。 COMPONENT mux21a 調(diào)用 D 觸發(fā)器聲明語句 PORT(a,b : IN STD_LOGIC。)。 (3)說明 Analysisamp。 USE 。 P_out=shift_Q。 USE 。039。 END IF。 超過半數(shù)指示 CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 END BHV。) then muxval := muxval+2。 CNTH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END PROCESS。 end process。 if (a= 39。 IF Q=4 THEN G_4=39。 解： 57 用循環(huán)語句設(shè)計一個 7 人投票表決器，及一個 4 位 4 輸出最大數(shù)值檢測電路。139。139。 END PROCESS。139。若改用一片 74195（ 4 位通用移位寄存器）代替以上的 74163 （ 可預(yù)置 4 位二進(jìn)制計數(shù)器），試完成同樣的設(shè)計。 P95~P115 42 由圖 435 和圖 436，詳細(xì)說明工程設(shè)計 CNT10 的硬件工作情況。 u2: DFF_PRE_CLR_ENA PORT MAP(CLK,DDD,DOUT,39。 D : IN STD_LOGIC。139。 PRE : IN STD_LOGIC。 圖 320 RTL 圖（ f） 解 1：實現(xiàn)圖 320(f)RTL 圖的 VHDL 程序 底層設(shè)計描述 用 WHEN_ELSE 實現(xiàn) 2 選 1 多路選擇器程序 () LIBRARY IEEE。 END ENTITY t3_12_e。139。 Q :OUT STD_LOGIC。 ARCHITECTURE one OF t3_12_d IS COMPONENT DFF_PRE_CLR_ENA 調(diào)用 D 觸發(fā)器聲明語句 PORT(CLK : IN STD_LOGIC。 AND ENA=39。 ENA : IN STD_LOGIC。 END COMPONENT。 END。 LIBRARY IEEE。 ARCHITECTURE sxdl OF t3_12_b IS 時序電路 sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。 OUT1: OUT STD_LOGIC)。)。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。 BEGIN LS_LOAD:=LOAD。 DOUT=Q。 THEN 檢測是否允許計數(shù)或加載（同步使能） IF LOAD=39。 ENTITY CNT10 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 THEN CNT2 := NOT CNT2。039。 D : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 BEGIN