【正文】 ESS(CLK,RST,EN,LOAD,Q) BEGIN IF LOAD=39。 USE 。 WHEN OTHERS =NULL 。 END CASE。 ARCHITECTURE case_mux31 OF mux31 IS SIGNAL y : STD_LOGIC。 END ARCHITECTURE case_mux41。s0。 USE 。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 使能端 output:OUT STD_LOGIC)。 P34~36 22 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu) ? P33~34， 40 什么是基于查找表的可編程邏輯結(jié)構(gòu) ? P40~41 23 FPGA 系列器件中的 LAB 有何作用 ? P43~45 25 解釋編程與配置這兩個(gè)概念。當(dāng) s1=’0’,s0=’0’； s1=’0’,s0=’1’； s1=’1’,s0=’0’和 s1=’1’,s0=’1’時(shí) ,分別執(zhí)行 y=a、 y=b、 y=c、y=d。 ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 END PROCESS。 END ENTITY mux41。 WHEN OTHERS =NULL 。 ENTITY mux31 IS PORT(a1,a2,a3,s0,s1: IN STD_LOGIC。139。 WHEN 39。討論例 320 與例 321 的異同點(diǎn)。計(jì)數(shù)值輸出 COUT : OUT STD_LOGIC)。139。 THEN 檢測是否允許計(jì)數(shù)或加載（同步使能） IF LOAD=39。 END IF。039。 USE 。139。139。 計(jì)數(shù)大于 9,輸出進(jìn)位信號 ELSE COUT = 39。139。 END IF。 ENTITY t4_19 IS PORT (CL,CLK0: IN STD_LOGIC。 END IF。 ENTITY h_suber IS PORT( x,y: IN STD_LOGIC。 ENTITY f_suber IS PORT(xin,yin,sub_in: IN STD_LOGIC。 BEGIN u1: h_suber PORT MAP(x=xin,y=yin, diff=a, s_out=b)。 ENTITY suber_8 IS PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC。 SIGNAL a0,a1,a2,a3,a4,a5,a6: STD_LOGIC。 u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5,sub_out=a6)。 圖 320(c)RTL 圖的 VHDL 程序頂層設(shè)計(jì)描述 xin sub_out yin u0 sub_in diff_out x0 y0 sin diff0 xin sub_out yin u1 sub_in diff_out x1 y1 diff1 xin sub_out yin u7 sub_in diff_out x7 y7 sout diff7 ……………… . ……………… . 串行借位的 8 位減法器 a0 a1 a6 USE 。S2amp。設(shè)輸入頻率 fi=4MHz，輸出頻率 fo=177。 END ENTITY DVF16。 計(jì)數(shù)范圍 (D=n)： n1~n/2 取整 (n=10:9\8\7\6\5 計(jì)數(shù) ,前后半周期相同 ) FULL = 39。 D(15 DOWNTO 1))1。 END IF。139。 END ARCHITECTURE one。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。)。 THEN Q:=DATA。 END IF。 END behav。 DATA : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。139。039。039。 END IF。 IF CQI=0 THEN COUT=39。 將計(jì)數(shù)值向端口輸出 END PROCESS。 ARCHITECTURE sxdl OF t3_12_a IS 時(shí)序電路 sxdl SIGNAL Q : STD_LOGIC。 END ARCHITECTURE sxdl。 CD=C OR D。 WHEN OTHERS =NULL 。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 解 2：實(shí)現(xiàn)圖 320(c)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。139。 ENTITY t3_12_c IS PORT(D1,D2,CLK : IN STD_LOGIC。 D: IN STD_LOGIC。 圖 320 RTL 圖（ d） 解 1：實(shí)現(xiàn)圖 320(d)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述 帶預(yù)置、清零和輸出使能的 D 觸發(fā)器 程序 ()。 CLR : IN STD_LOGIC)。139。 THEN Q1=D。 END bhv。 Q :OUT STD_LOGIC。 u1: DFF_PRE_CLR_ENA PORT MAP(CLK,D,Q,EN,SS,RESET)。 PRE : IN STD_LOGIC。 ELSIF PRE=39。139。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS。 D : IN STD_LOGIC。 BEGIN D_EN=D AND EN。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 解 2：實(shí)現(xiàn)圖 320(f)RTL 圖的 VHDL 程序 底層 設(shè)計(jì)描述 帶預(yù)置、清零和輸出使能的上升沿 D 觸發(fā)器程序 () LIBRARY IEEE。 END。 THEN Q1=39。 END IF。 解 3：實(shí)現(xiàn)圖 320(f)RTL 圖的 VHDL 程序 頂層設(shè)計(jì)描述 LIBRARY IEEE。 ENA : IN STD_LOGIC。 SIGNAL DD,DDD: STD_LOGIC。,39。039。 P115 44 參考 QuartusII 的 Help，詳細(xì)說明 Assignments 菜單 中 Settings 對話框的功能。 47 用 74283（ 4 位二進(jìn)制全加器）加法器和邏輯門設(shè)計(jì)實(shí)現(xiàn)一位 8421BCD 碼加法器電路，輸入輸出均是 BCD 碼， CI 為低位的進(jìn)位信號， CO 為高位的進(jìn)位信號，輸入為兩個(gè) 1位十進(jìn)制數(shù) A，輸出用 S 表示。當(dāng) 5 位輸入中 1 的數(shù)目為奇數(shù)時(shí)，在最后一位的時(shí)刻輸出 1。P_out:并行輸出數(shù)據(jù) o_e_out: OUT STD_LOGIC)。139。采樣移位串行輸入 ELSE shift_t:=shift_t+1。 413 用 7490（十進(jìn)制計(jì)數(shù)器）設(shè)計(jì)模為 872 的計(jì)數(shù)器，且輸出的個(gè)位、十位、百位都應(yīng)符合 8421 碼權(quán)重。 FOUT : OUT STD_LOGIC)。 當(dāng) CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù) D被同步預(yù)置給計(jì)數(shù)器 CNT8 FULL = 39。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。139。 P128~P129 55 什么是重載函數(shù) ?重 載 算符有何用處 ?如何調(diào)用重載算符函數(shù) ? 答：（ 1） 什么是重載函數(shù) ? 根據(jù)操作對象變換處理功能。 USE 。 FOR n IN 0 TO 6 LOOP n 是 LOOP 的循環(huán)變量 IF(DIN(n)=39。 ELSE G_4=39。 USE 。) then muxval := muxval+1。 when 2=q=i2。 【例 510】位矢中‘ 1’碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) LIBRARY IEEE。 FOR n IN 0 TO 7 LOOP n 是 LOOP 的循環(huán)變量 IF(DIN(n)=39。 答：根據(jù)變量具有順序立即賦值傳送特性，例 57 和例 。) THEN Q:=Q+1。 USE 。 when others=q=39。 if (b= 39。 q: OUT STD_LOGIC)。 END IF。) THEN Q:=Q+1。 ENTITY vote_7 IS PORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 （ 3） 如何調(diào)用重載算符函數(shù) ?采用隱式方式調(diào)用，無需事先聲明。039。EVENT AND FULL = 39。 同時(shí)使溢出標(biāo)志信號 FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。 ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。 答：無符號整數(shù)的 STD_LOGIC 的數(shù)據(jù)。 shift_Q(4 DOWNTO 1)。 移位寄存器和計(jì)數(shù)器復(fù)位 ELSE IF shift_t=4 THEN 檢測到接收 5位串行輸入數(shù)據(jù) shift_t:=000。 ARCHITECTURE one OF odd_even_p_RXD_5 IS BEGIN PROCESS(CLK,RST) VARIABLE shift_Q : STD_LOGIC_VECTOR(4 DOWNTO 0)。 當(dāng) 5位輸入中 1的數(shù)目為奇數(shù)時(shí)，在最后一位的時(shí)刻輸出 1。 49 基 于 原 理 圖 輸 入 方 式 ， 用 D 觸 發(fā) 器 構(gòu) 成 按 循 環(huán) 碼(000001011111101100000)規(guī)律工作的六進(jìn)制同步計(jì)數(shù)器。Qptions 的功能、他用方法和檢測途經(jīng)。039。,39。 BEGIN u1: mux21a PORT MAP(D,39。 CLR : IN STD_LOGIC)。 ENTITY t3_12_f IS PORT(RST,D,CLK : IN STD_LOGIC。139。 ELSIF CLK39。 類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 y : OUT STD_LOGIC)。039。 ENA : IN STD_LOGIC。 解 2：實(shí)現(xiàn)圖 320(e)RTL 圖的 VHDL 程序 頂層設(shè)計(jì)描述 LIBRARY IEEE。 END IF。 THEN Q1=39。 END。 圖 320 RTL 圖（ e） 解 1：實(shí)現(xiàn)圖 320(e)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述