【正文】 IF CQI=16FFFF THEN COUT=39。139。 計(jì)數(shù)大于 9,輸出進(jìn)位信號 ELSE COUT = 39。039。 END IF。 END IF。 IF SUB_EN=39。139。THEN 檢測是否允許計(jì)數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 允許計(jì)數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。139。)。 大于 65535,計(jì)數(shù)值清零 END IF。 IF CQI=0 THEN COUT=39。139。 計(jì)數(shù)大于 9,輸出進(jìn)位信號 ELSE COUT = 39。039。 END IF。 END IF。 END IF。 CQ=CQI。 將計(jì)數(shù)值向端口輸出 END PROCESS。 END ARCHITECTURE A_S_16。 36 圖 318 是一個(gè)含有上升沿觸發(fā)的 D 觸發(fā)器的時(shí)序電路 (sxdl),試寫出此電路的 VHDL設(shè)計(jì)文件。 圖 318 時(shí)序電路 解：實(shí)現(xiàn)圖 419 電路的 VHDL 程序 LIBRARY IEEE。 USE 。 ENTITY t4_19 IS PORT (CL,CLK0: IN STD_LOGIC。 OUT1: OUT STD_LOGIC)。 END ENTITY t4_19。 ARCHITECTURE sxdl OF t4_19 IS 時(shí)序電路 sxdl SIGNAL Q : STD_LOGIC。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。EVENT AND CLK0=39。139。 THEN 檢測時(shí)鐘上升沿 Q = NOT(Q OR CL)。 END IF。 END PROCESS。 OUT1 = NOT Q。 END ARCHITECTURE sxdl。 37 給出 1 位全減器的 VHDL 描述；最終實(shí)現(xiàn) 8 位全減器。要求 : 1)首先設(shè)計(jì) 1 位半減器 ,然后用例化語句將它們連接起來 ,圖 420 中 h_suber 是半減器 ,diff 是輸出差 (diff=xy),s_out 是借位輸出 (s_out=1,xy),sub_in 是借位輸入。 圖 319 1 位全加器 xin yin a b diff_out c 解 ()：實(shí)現(xiàn) 1 位半減器 h_suber(diff=xy； s_out=1,xy) LIBRARY IEEE。 半減器描述 (1):布爾方程描述方法 USE 。 ENTITY h_suber IS PORT( x,y: IN STD_LOGIC。 diff,s_out: OUT STD_LOGIC)。 END ENTITY h_suber。 ARCHITECTURE hs1 OF h_suber IS BEGIN Diff = x XOR (NOT y)。 s_out = (NOT x) AND y。 END ARCHITECTURE hs1。 解 ()：采用例化實(shí)現(xiàn)圖 420 的 1 位全減器 LIBRARY IEEE。 1 位二進(jìn)制全減器順層設(shè)計(jì)描述 USE 。 ENTITY f_suber IS PORT(xin,yin,sub_in: IN STD_LOGIC。 sub_out,diff_out: OUT STD_LOGIC)。 END ENTITY f_suber。 ARCHITECTURE fs1 OF f_suber IS COMPONENT h_suber 調(diào)用半減器聲明語句 PORT(x, y: IN STD_LOGIC。 diff,s_out: OUT STD_LOGIC)。 END COMPONENT。 SIGNAL a,b,c: STD_LOGIC。 定義 1 個(gè)信號作為 內(nèi)部的連接線。 BEGIN u1: h_suber PORT MAP(x=xin,y=yin, diff=a, s_out=b)。 u2: h_suber PORT MAP(x=a, y=sub_in, diff=diff_out,s_out=c)。 sub_out = c OR b。 END ARCHITECTURE fs1。 (2)以 1 位全減器為基本硬件 ,構(gòu)成串行借位的 8 位減法器 ,要求用例化語句來完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 xysun_in=difft)。 解 (2)：采用例化方法，以 1 位全減器為基本硬件；實(shí)現(xiàn)串行借位的 8 位減法器 (上圖所示 )。 LIBRARY IEEE。 USE 。 ENTITY suber_8 IS PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC。 y0,y1,y2,y3,y4,y5,y6,y7,sin: IN STD_LOGIC。 diff0,diff1,diff2,diff3: OUT STD_LOGIC。 diff4,diff5,diff6,diff7,sout: OUT STD_LOGIC)。 END ENTITY suber_8。 ARCHITECTURE s8 OF suber_8 IS COMPONENT f_suber 調(diào)用全減器聲明語句 PORT(xin,yin,sub_in: IN STD_LOGIC。 sub_out,diff_out: OUT STD_LOGIC)。 END COMPONENT。 SIGNAL a0,a1,a2,a3,a4,a5,a6: STD_LOGIC。 定義 1 個(gè)信號作為內(nèi)部的連接線。 BEGIN u0:f_suber PORT MAP(xin=x0,yin=y0,diff_out=diff0,sub_in=sin,sub_out=a0)。 u1:f_suber PORT MAP(xin=x1,yin=y1,diff_out=diff1,sub_in=a0,sub_out=a1)。 u2:f_suber PORT MAP(xin=x2,yin=y2,diff_out=diff2,sub_in=a1,sub_out=a2)。 u3:f_suber PORT MAP(xin=x3,yin=y3,diff_out=diff3,sub_in=a2,sub_out=a3)。 u4:f_suber PORT MAP(xin=x4,yin=y4,diff_out=diff4,sub_in=a3,sub_out=a4)。 u5:f_suber PORT MAP(xin=x5,yin=y5,diff_out=diff5,sub_in=a4,sub_out=a5)。 u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5,sub_out=a6)。 u7:f_suber PORT MAP(xin=x7,yin=y7,diff_out=diff7,sub_in=a6,sub_out=sout)。 END ARCHITECTURE s8。 38 給出一個(gè) 4 選 1 多路選擇器的 VHDL 描述。選通控制端有四個(gè)輸入： S0、 S SS3。當(dāng)且僅當(dāng) S0=0 時(shí) :Y=A； S1=0 時(shí) :Y=B； S2=0 時(shí) :Y=C； S3=0 時(shí) :Y=D。 解： 4 選 1 多路選擇器 VHDL 程序設(shè)計(jì)。 LIBRARY IEEE。 圖 320(c)RTL 圖的 VHDL 程序頂層設(shè)計(jì)描述 xin sub_out yin u0 sub_in diff_out x0 y0 sin diff0 xin sub_out yin u1 sub_in diff_out x1 y1 diff1 xin sub_out yin u7 sub_in diff_out x7 y7 sout diff7 ……………… . ……………… . 串行借位的 8 位減法器 a0 a1 a6 USE 。 ENTITY mux41a IS PORT( A,B,C,D : IN STD_LOGIC。 S0,S1,S2,S3 : IN STD_LOGIC。 Y : OUT STD_LOGIC)。 END ENTITY mux41a。 ARCHITECTURE one OF mux41a IS SIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN S0_3=S0amp。S1amp。S2amp。S3。 y=A WHEN S0_3=0111 ELSE B WHEN S0_3=1011 ELSE C WHEN S0_3=1101 ELSE D WHEN S0_3=1110 ELSE 39。Z39。 END ARCHITECTURE one。 39 分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這用觸發(fā)器或指定計(jì)數(shù)模的計(jì)數(shù)器即可辦到。但對于現(xiàn)場實(shí)現(xiàn)指定分頻比或小數(shù)分頻率的分頻電路的設(shè)計(jì)就不是很簡單了。 試對例 320 的設(shè)計(jì)稍作修改，將其進(jìn)位輸出 COUT 與異步加載控制 LOAD 連在一起，構(gòu)成一個(gè)自動加載型 16 位二進(jìn)制數(shù)計(jì)數(shù)器，也即一個(gè) 16 位可控的分頻器，給出其 VHDL表述，并說明工作原理。設(shè)輸入頻率 fi=4MHz，輸出頻率 fo=177。 1Hz(允許誤差177。 )，16 位加載數(shù)值是多 少 ? 解： 39 16 位數(shù)控分頻器 (可進(jìn)行奇偶數(shù)分頻 ) LIBRARY IEEE。 USE 。 USE 。 ENTITY DVF16 IS PORT(CLK : IN STD_LOGIC。 D : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 FOUT : OUT STD_LOGIC)。 END ENTITY DVF16。 ARCHITECTURE one OF DVF16 IS SIGNAL FULL : STD_LOGIC。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(15 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF CNT8 = 0000000000000000 THEN CNT8 := D1。當(dāng) CNT8 計(jì)數(shù)歸 0 時(shí)，預(yù)置 CNT8=D1。 計(jì)數(shù)范圍 (D=n)： n1~n/2 取整 (n=10:9\8\7\6\5 計(jì)數(shù) ,前后半周期相同 ) FULL = 39。139。同時(shí)使溢出標(biāo)志信號 FULL 輸出為高電平 (n=11:10\9\8\7\6\5 計(jì)數(shù) ,前比后半周期多一個(gè)時(shí)鐘 ) ELSIF CNT8 = (39。039。 amp。 D(15 DOWNTO 1)) THEN CNT8 :=(39。039。 amp。 D(15 DOWNTO 1))1。當(dāng) CNT8=n/2 取整時(shí)，預(yù)置 CNT8=D/2 取整 1。 計(jì)數(shù)范圍 (D=n)： n/2 取整 ~0(n=10:4\3\2\1\0 計(jì)數(shù) ) FULL = 39。139。 同時(shí)使溢出標(biāo)志信號 FULL 輸出為高電平 (n=11:4\3\2\1\0 計(jì)數(shù) ) ELSE CNT8 := CNT8 1。 否則繼續(xù)作加 1 計(jì)數(shù)