【正文】 。 THEN 檢測時鐘上升沿 IF ADD_EN=39。139。 允許計數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。 END IF。 USE 。 THEN 檢測時鐘上升沿 Q = NOT(Q OR CL)。 半減器描述 (1):布爾方程描述方法 USE 。 1 位二進制全減器順層設計描述 USE 。 定義 1 個信號作為 內(nèi)部的連接線。 USE 。 END COMPONENT。 u5:f_suber PORT MAP(xin=x5,yin=y5,diff_out=diff5,sub_in=a4,sub_out=a5)。 LIBRARY IEEE。S1amp。 試對例 320 的設計稍作修改，將其進位輸出 COUT 與異步加載控制 LOAD 連在一起，構成一個自動加載型 16 位二進制數(shù)計數(shù)器，也即一個 16 位可控的分頻器，給出其 VHDL表述，并說明工作原理。 FOUT : OUT STD_LOGIC)。當 CNT8 計數(shù)歸 0 時，預置 CNT8=D1。 amp。 且輸出溢出標志信號 FULL 為低電平 END IF。如果溢出標志信號 FULL 為高電平， D 觸發(fā)器輸出取反 IF CNT2 = 39。 END PROCESS P_DIV。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。039。039。 END IF。 將計數(shù)值向端口輸出 END PROCESS。 ENTITY ADD_SUB_LOAD_16 IS PORT (CLK,RST,ADD_EN,SUB_EN,LOAD : IN STD_LOGIC。 IF RST = 39。 LS_LOAD:=39。 允許計數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。 END IF。 大于 65535,計數(shù)值清零 END IF。 CQ=CQI。 END ENTITY t3_12_a。 OUT1 = NOT Q。 BEGIN PROCESS(A,B,C,D,AB,CD,ABCD) BEGIN AB=A AND B。 = Y = ABCD。 USE 。 END ARCHITECTURE one。 ARCHITECTURE bhv OF DFF6 IS BEGIN PROCESS(CLK,D) BEGIN IF CLK=39。 USE 。 COMPONENT DFF6 調(diào)用電平型 D 觸發(fā)器聲明語句 PORT(CLK: IN STD_LOGIC。 END ARCHITECTURE one。 PRE : IN STD_LOGIC。 ELSIF PRE=39。139。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS。 D : IN STD_LOGIC。 BEGIN SS=SET AND (NOT RESET)。 ENA : IN STD_LOGIC。039。 AND ENA=39。 Q=Q1。 ARCHITECTURE one OF t3_12_e IS COMPONENT DFF_PRE_CLR_ENA 調(diào)用 D 觸發(fā)器聲明語句 PORT(CLK : IN STD_LOGIC。 定義 1 個信號作為內(nèi)部的連接線。 USE 。 END ARCHITECTURE one。 CLR : IN STD_LOGIC)。139。 THEN Q1=D。 END bhv。 Q :OUT STD_LOGIC。 END COMPONENT。139。,39。 P114~P115 43 如何為設計中的 SignalTap II 加入獨立采樣時鐘 ?試給出完整的程序和對它的實測結果。 46 用 74148（ 83 線八進位優(yōu)先編碼器）和與非門實現(xiàn) 8421BCD 優(yōu)先編碼器，用 3(5)片 74139（ 2 線 4 線譯碼器）組成一個 524(416)線 譯碼器。 412 用同步時序電路對串行二進制輸入進行奇偶校驗，每檢測 5 位輸入，輸出一個結果。CLK、 RST、 S_in:時鐘、復位、串行輸入數(shù)據(jù) P_out: OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 THEN 檢測時鐘上升沿 IF RST = 39。 shift_Q(4 DOWNTO 1)。 END ARCHITECTURE one。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 END PROCESS P_REG 。 THEN FOUT = 39。 54 說明信號和變量的功能特點，以及應用上的異同點。 LIBRARY IEEE。 BEGIN Q:=000。139。 ) LIBRARY IEEE。139。 when 1=q=i1。 END body_mux4。 BEGIN Q:=0000。 END BHV。 END IF。 ENTITY CNTC IS PORT( DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。X39。139。 END mux4。 END PROCESS。 END IF。7 位表決輸入 (1:同意， 0:不同意 ) G_4: OUT STD_LOGIC。 56 在 VHDL 設計中 ，給時序電路清零 (復位 )有兩種力方法，它們是什么 ? 如何實現(xiàn) ? 解：設 Q 定義成信號， 一種方法： Q=“ 000… 000”； 其中 “ 000… 000” 反映出信號 Q的位寬度。 END IF。139。 否則繼續(xù)作加 1計數(shù) FULL = 39。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 (第三版 )【例 620】 數(shù)控分頻器的設計 LIBRARY IEEE。采樣移位串行輸入 END IF。 移位計數(shù)器清零，為接收下一組數(shù)據(jù)做 準備。shift_Q:移位寄存器 VARIABLE shift_t : STD_LOGIC_VECTOR(2 DOWNTO 0)。 LIBRARY IEEE。 410 基于原理圖輸入方式， 應用 4 位全加器和 74374(8D 觸發(fā)器 )構成 4 位二進制加法計數(shù)器。 (2)說明其中的 Compilation Process 的功能和使用方法。)。039。039。 END COMPONENT。 Q,DOUT : OUT STD_LOGIC)。 THEN Q=Q1。EVENT AND CLK=39。139。 D : IN STD_LOGIC。 END ENTITY mux21a。,CLR=RST)。 PRE : IN STD_LOGIC。 USE 。 IF EN=39。139。 ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS SIGNAL Q1:STD_LOGIC。 USE 。 CLR : IN STD_LOGIC)。 ENTITY t3_12_d IS PORT(SET,D,CLK,EN,RESET : IN STD_LOGIC。139。 ELSIF CLK39。 類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點 BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 SIGNAL DD: STD_LOGIC。 ARCHITECTURE one OF t3_12_c IS COMPONENT mux21a 調(diào)用 2 選 1 多路選擇器聲明語句 PORT(a,b : IN STD_LOGIC。 END PROCESS。 ENTITY DFF6 IS PORT(CLK: IN STD_LOGIC。 END ENTITY mux21a。 END ARCHITECTURE sxdl。039。 ENTITY t3_12_b IS PORT (A,B,C,D: IN STD_LOGIC。139。 圖 320 RTL 圖 圖 320 RTL 圖（ a） 解：實現(xiàn)圖 320(a)RTL 圖的 VHDL 程序 LIBRARY IEEE。039。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 IF CQI=16FFFF THEN COUT=39。139。)。 END ENTITY ADD_SUB_LOAD_16。 用 VHDL 實現(xiàn)含有異步清零和計數(shù)使能的 16 位二進制加減可控計數(shù)器。 計數(shù)大于 9，輸出進位信號 ELSE COUT=39。039。139。 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。 LIBRARY IEEE。 ELSE FOUT = 39。 BEGIN IF FULL39。139。039。 BEGIN IF CLK39。 USE 。Z39。 Y : OUT STD_LOGIC)。 38 給出一個 4 選 1 多路選擇器的 VHDL 描述。 u1:f_suber PORT MAP(xin=x1,yin=y1,diff_out=diff1,sub_in=a0,sub_out=a1)。 diff4,diff5,diff6,diff7,sout: OUT STD_LOGIC)。 END ARCHITECTURE fs1。 ARCHITECTURE fs1 OF f_suber IS COMPONENT h_suber 調(diào)用半減器聲明語句 PORT(x, y: IN STD_LOGIC。 ARCHITECTURE hs1 OF h_suber IS BEGIN Diff = x XOR (NOT y)。 END ARCHITECTURE sxdl。 ARCHITECTURE sxdl OF t4_19 IS 時序電路 sxdl SIGNAL Q : STD_LOGIC。 將計數(shù)值向端口輸出 END PROCESS。 IF CQI=0 THEN COUT=39。 END IF。039。)。 CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) 。 將計數(shù)值向端口輸出 END PROCESS。 END IF。 允許加載 ELSE IF Q12 THEN Q=Q+1。 THEN Q=(OTHERS =39。 BEGIN REG: PROC