【正文】 9 時(shí)，計(jì)數(shù)值清零 END IF。 允許加載 ELSE IF Q12 THEN Q=Q+1。139。 THEN Q=(OTHERS =39。EVENT AND CLK=39。 BEGIN REG: PROCESS(CLK,RST,EN,LOAD,Q) BEGIN IF LOAD=39。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 34 將例 320 程序的計(jì)數(shù)器改為十二進(jìn)制計(jì)數(shù)器，程序用例 321 的方式表述，并且將復(fù)位 RST 改為同步清零控制，加載信號(hào) LOAD 改為異步控制方式。 WHEN OTHERS =NULL 。 = outy = a1。 END CASE。 WHEN 39。 ARCHITECTURE case_mux31 OF mux31 IS SIGNAL y : STD_LOGIC。 USE 。 END ARCHITECTURE case_mux41。 WHEN 11 = y = d。s0。 y: OUT STD_LOGIC)。 USE 。 END IF。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a。 END ENTITY mux41。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 buf3s input output enable 32 圖 316 所示的是 4 選 1 多路選擇器 ,試分別用 IF_THEN 語(yǔ)句和 CASE 語(yǔ)句的表達(dá)方式寫(xiě)出此電路的 VHDL 程序 ,選擇控制信號(hào) s1 和 s0 的數(shù)據(jù)類(lèi)型為 STD_LOGIC_VECTOR。 使能端 output:OUT STD_LOGIC)。 (P11~13) 2 習(xí) 題 21 OLMC（輸出邏輯宏單元） 有何功能 ?說(shuō)明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 P34~36 22 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu) ? P33~34， 40 什么是基于查找表的可編程邏輯結(jié)構(gòu) ? P40~41 23 FPGA 系列器件中的 LAB 有何作用 ? P43~45 25 解釋編程與配置這兩個(gè)概念。 輸出端 END buf3s 。當(dāng) s1=’0’,s0=’0’； s1=’0’,s0=’1’； s1=’1’,s0=’0’和 s1=’1’,s0=’1’時(shí) ,分別執(zhí)行 y=a、 y=b、 y=c、y=d。 s0: IN STD_LOGIC。 ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 ELSIF s0s1 = 01 THEN y = b。 END PROCESS。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 END ENTITY mux41。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS 類(lèi)似于真值表的 case 語(yǔ)句 WHEN 00 = y = a。 WHEN OTHERS =NULL 。 33 圖 317所示的是雙 2選 1多路選擇器構(gòu)成的電路 MUXK,對(duì)于其中 MUX21A,當(dāng) s=’0’和 s=’1’時(shí) ,分別有 y=‘a(chǎn)’和 y=’b’。 ENTITY mux31 IS PORT(a1,a2,a3,s0,s1: IN STD_LOGIC。 BEGIN u1: PROCESS(s0,a1,a2,a3) BEGIN CASE s0 IS 類(lèi)似于真值表的 case 語(yǔ)句 WHEN 39。139。 END PROCESS。 WHEN 39。 END CASE。討論例 320 與例 321 的異同點(diǎn)。 USE 。計(jì)數(shù)值輸出 COUT : OUT STD_LOGIC)。039。139。039。 THEN 檢測(cè)是否允許計(jì)數(shù)或加載（同步使能） IF LOAD=39。 允許計(jì)數(shù) ,檢測(cè)是否小于 9 ELSE Q=(OTHERS=39。 END IF。 END PROCESS。039。 END behav。 USE 。 COUT: OUT STD_LOGIC)。139。計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。139。)。 計(jì)數(shù)大于 9,輸出進(jìn)位信號(hào) ELSE COUT = 39。 IF SUB_EN=39。139。139。 END IF。 END ARCHITECTURE A_S_16。 ENTITY t4_19 IS PORT (CL,CLK0: IN STD_LOGIC。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。 END IF。 37 給出 1 位全減器的 VHDL 描述；最終實(shí)現(xiàn) 8 位全減器。 ENTITY h_suber IS PORT( x,y: IN STD_LOGIC。 s_out = (NOT x) AND y。 ENTITY f_suber IS PORT(xin,yin,sub_in: IN STD_LOGIC。 diff,s_out: OUT STD_LOGIC)。 BEGIN u1: h_suber PORT MAP(x=xin,y=yin, diff=a, s_out=b)。 (2)以 1 位全減器為基本硬件 ,構(gòu)成串行借位的 8 位減法器 ,要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 xysun_in=difft)。 ENTITY suber_8 IS PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC。 END ENTITY suber_8。 SIGNAL a0,a1,a2,a3,a4,a5,a6: STD_LOGIC。 u2:f_suber PORT MAP(xin=x2,yin=y2,diff_out=diff2,sub_in=a1,sub_out=a2)。 u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5,sub_out=a6)。選通控制端有四個(gè)輸入： S0、 S SS3。 圖 320(c)RTL 圖的 VHDL 程序頂層設(shè)計(jì)描述 xin sub_out yin u0 sub_in diff_out x0 y0 sin diff0 xin sub_out yin u1 sub_in diff_out x1 y1 diff1 xin sub_out yin u7 sub_in diff_out x7 y7 sout diff7 ……………… . ……………… . 串行借位的 8 位減法器 a0 a1 a6 USE 。 END ENTITY mux41a。S2amp。 END ARCHITECTURE one。設(shè)輸入頻率 fi=4MHz，輸出頻率 fo=177。 USE 。 END ENTITY DVF16。EVENT AND CLK = 39。 計(jì)數(shù)范圍 (D=n)： n1~n/2 取整 (n=10:9\8\7\6\5 計(jì)數(shù) ,前后半周期相同 ) FULL = 39。 amp。 D(15 DOWNTO 1))1。 同時(shí)使溢出標(biāo)志信號(hào) FULL 輸出為高電平 (n=11:4\3\2\1\0 計(jì)數(shù) ) ELSE CNT8 := CNT8 1。 END IF。EVENT AND FULL = 39。139。039。 END ARCHITECTURE one。 USE 。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。)。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN=39。 THEN Q:=DATA。)。 END IF。039。 END behav。 LIBRARY IEEE。 DATA : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 ARCHITECTURE A_S_16 OF ADD_SUB_LOAD_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN,LOAD) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。139。計(jì)數(shù)器異步復(fù)位 ELSIF LOAD = 39。039。 THEN 檢測(cè)時(shí)鐘上升沿 IF ADD_EN=39。039。139。 END IF。 允許計(jì)數(shù) ,檢測(cè)是否小于 65535 ELSE CQI:=(OTHERS = 39。 IF CQI=0 THEN COUT=39。 END IF。 將計(jì)數(shù)值向端口輸出 END PROCESS。 USE 。 ARCHITECTURE sxdl OF t3_12_a IS 時(shí)序電路 sxdl SIGNAL Q : STD_LOGIC。 THEN 檢測(cè)時(shí)鐘上升沿 Q = NOT(Q OR CL)。 END ARCHITECTURE sxdl。 Y: OUT STD_LOGIC)。 CD=C OR D。 = Y = A。 WHEN OTHERS =NULL 。 圖 320 RTL 圖（ c） 解 1： 實(shí)現(xiàn) 圖 320(c) RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 解 2：實(shí)現(xiàn)圖 320(c)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 D: IN STD_LOGIC。139。 END bhv。 ENTITY t3_12_c IS PORT(D1,D2,CLK : IN STD_LOGIC。 s : IN STD_LOGIC。 D: IN STD_LOGIC。 定義 1 個(gè)信號(hào)作為內(nèi)部的連接線(xiàn)。 圖 320 RTL 圖（ d） 解 1：實(shí)現(xiàn)圖 320(d)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述 帶預(yù)置、清零和輸出使能的 D 觸發(fā)器 程序 ()。 D : IN STD_LOGIC。 CLR : IN STD_LOGIC)。139。139。EVENT AND CLK=39。 THEN Q1=D。 THEN Q=Q1。 END bhv。 Q : OUT STD_LOGIC)