【正文】 CHITECTURE one OF t3_12_d IS COMPONENT DFF_PRE_CLR_ENA 調(diào)用 D 觸發(fā)器聲明語(yǔ)句 PORT(CLK : IN STD_LOGIC。 定義 1 個(gè)信號(hào)作為內(nèi)部的連接線。 Q :OUT STD_LOGIC。 THEN Q1=39。139。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END IF。 END ENTITY t3_12_e。 SIGNAL D_EN: STD_LOGIC。 圖 320 RTL 圖（ f） 解 1：實(shí)現(xiàn)圖 320(f)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述 用 WHEN_ELSE 實(shí)現(xiàn) 2 選 1 多路選擇器程序 () LIBRARY IEEE。 ELSE b。 PRE : IN STD_LOGIC。 ELSIF PRE=39。139。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS。 D : IN STD_LOGIC。 y : OUT STD_LOGIC)。 u2: DFF_PRE_CLR_ENA PORT MAP(CLK,DDD,DOUT,39。139。 P95~P115 42 由圖 435 和圖 436，詳細(xì)說(shuō)明工程設(shè)計(jì) CNT10 的硬件工作情況。 (4)說(shuō)明 FitterSettings 中的 DesignAssistant 和 Simulator 功能，舉例說(shuō)明它們的使用方 法 。若改用一片 74195（ 4 位通用移位寄存器）代替以上的 74163 （ 可預(yù)置 4 位二進(jìn)制計(jì)數(shù)器），試完成同樣的設(shè)計(jì)。 ENTITY odd_even_p_RXD_5 IS PORT(CLK,RST,S_in: IN STD_LOGIC。139。奇校驗(yàn)輸出 shift_Q:=S_in amp。 END PROCESS。 ENTITY DVF IS PORT(CLK : IN STD_LOGIC。139。 END IF。139。 END ARCHITECTURE one。 解： 57 用循環(huán)語(yǔ)句設(shè)計(jì)一個(gè) 7 人投票表決器，及一個(gè) 4 位 4 輸出最大數(shù)值檢測(cè)電路。 ARCHITECTURE BHV OF vote_7 IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(2 DOWNTO 0)。 IF Q=4 THEN G_4=39。 【例 57】預(yù)設(shè)計(jì) 4 選 1 多路器 (通過(guò)變量測(cè)選擇條件，將產(chǎn)生正確結(jié)果。 if (a= 39。 case muxval is when 0=q=i0。 end process。 ARCHITECTURE BHV OF CNTC IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 END LOOP。 CNTH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 null。) then muxval := muxval+2。 ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval: integer range 7 DOWNTO 0。 END BHV。 END LOOP。 超過(guò)半數(shù)指示 CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。第二種方法： Q=(OTHERS=‘ 0’ )；其中 OTHERS=‘ 0’ 不需要給出信號(hào) Q的位寬度，即可對(duì) Q 清零。 END IF。 THEN CNT2 := NOT CNT2。039。 BEGIN IF CLK39。 USE 。 END IF。 P_out=shift_Q。shift_t:移位計(jì)數(shù)器 BEGIN IF CLK39。 USE 。 如果使用 74299（ 8 位通用移位寄存器）、 74373（ 8D 鎖存器）、 D 觸發(fā)器和非門來(lái)完成上述功能，應(yīng)該有怎樣的電路？ 411 用一片 74163（可預(yù)置 4 位二進(jìn)制計(jì)數(shù)器）和兩片 74138（ 3 線 8 線譯碼器）構(gòu)成一個(gè)具有 12 路脈沖輸出的數(shù)據(jù)分配器。 (3)說(shuō)明 Analysisamp。 END ARCHITECTURE one。)。,RST,DD)。 COMPONENT mux21a 調(diào)用 D 觸發(fā)器聲明語(yǔ)句 PORT(a,b : IN STD_LOGIC。 END ENTITY t3_12_f。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END IF。139。 THEN Q1=39。 Q :OUT STD_LOGIC。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 Q1=(NOT D_EN) OR RST。 CLR : IN STD_LOGIC)。 ENTITY t3_12_e IS PORT(D,EN,CLK,RST : IN STD_LOGIC。139。 ELSIF CLK39。 類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 END COMPONENT。 Q : OUT STD_LOGIC)。 THEN Q=Q1。EVENT AND CLK=39。139。 D : IN STD_LOGIC。 定義 1 個(gè)信號(hào)作為內(nèi)部的連接線。 s : IN STD_LOGIC。 END bhv。 D: IN STD_LOGIC。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 圖 320 RTL 圖（ c） 解 1： 實(shí)現(xiàn) 圖 320(c) RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 = Y = A。 Y: OUT STD_LOGIC)。 THEN 檢測(cè)時(shí)鐘上升沿 Q = NOT(Q OR CL)。 USE 。 END IF。 允許計(jì)數(shù) ,檢測(cè)是否小于 65535 ELSE CQI:=(OTHERS = 39。139。 THEN 檢測(cè)時(shí)鐘上升沿 IF ADD_EN=39。計(jì)數(shù)器異步復(fù)位 ELSIF LOAD = 39。 ARCHITECTURE A_S_16 OF ADD_SUB_LOAD_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN,LOAD) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 LIBRARY IEEE。039。)。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN=39。 BEGIN IF RST=39。 USE 。039。EVENT AND FULL = 39。 同時(shí)使溢出標(biāo)志信號(hào) FULL 輸出為高電平 (n=11:4\3\2\1\0 計(jì)數(shù) ) ELSE CNT8 := CNT8 1。 amp。EVENT AND CLK = 39。 USE 。 END ARCHITECTURE one。 END ENTITY mux41a。選通控制端有四個(gè)輸入： S0、 S SS3。 u2:f_suber PORT MAP(xin=x2,yin=y2,diff_out=diff2,sub_in=a1,sub_out=a2)。 END ENTITY suber_8。 (2)以 1 位全減器為基本硬件 ,構(gòu)成串行借位的 8 位減法器 ,要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 xysun_in=difft)。 diff,s_out: OUT STD_LOGIC)。 s_out = (NOT x) AND y。 37 給出 1 位全減器的 VHDL 描述；最終實(shí)現(xiàn) 8 位全減器。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。 END ARCHITECTURE A_S_16。139。 IF SUB_EN=39。)。計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。 COUT: OUT STD_LOGIC)。 END behav。 END PROCESS。 允許計(jì)數(shù) ,檢測(cè)是否小于 9 ELSE Q=(OTHERS=39。039。039。 USE 。 END CASE。 END PROCESS。 BEGIN u1: PROCESS(s0,a1,a2,a3) BEGIN CASE s0 IS 類似于真值表的 case 語(yǔ)句 WHEN 39。 33 圖 317所示的是雙 2選 1多路選擇器構(gòu)成的電路 MUXK,對(duì)于其中 MUX21A,當(dāng) s=’0’和 s=’1’時(shí) ,分別有 y=‘a(chǎn)’和 y=’b’。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS 類似于真值表的 case 語(yǔ)句 WHEN 00 = y = a。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 ELSIF s0s1 = 01 THEN y = b。 s0: IN STD_LOGIC。 輸出端 END buf3s 。 (P11~13) 2 習(xí) 題 21 OLMC（輸出邏輯宏單元） 有何功能 ?說(shuō)明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 buf3s input output enable 32 圖 316 所示的是 4 選 1 多路選擇器 ,試分別用 IF_THEN 語(yǔ)句和 CASE 語(yǔ)句的表達(dá)方式寫(xiě)出此電路的 VHDL 程序 ,選擇控制信號(hào) s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR。 END ENTITY mux41。 END IF。 y: OUT STD_LOGIC)。 WHEN 11 = y = d。 USE 。 WHEN 39。 = outy = a1。 34 將例 320 程序的計(jì)數(shù)器改為十二進(jìn)制計(jì)數(shù)器，程序用例 321 的方式表述，并且將復(fù)位 RST 改為同步清零控制，加載信號(hào) LOAD 改為異步控制方式。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。EVENT AND CLK=39。139。 大于等于 9 時(shí)，計(jì)數(shù)值清零 END IF。 計(jì)數(shù)大于 9，輸出進(jìn)位信號(hào) ELSE COUT=39。 LIBRARY IEEE。 BEGIN IF RST = 39