eda技術(shù)使用教程vhdl(第四版)課后答案—潘松版-文庫(kù)吧資料
2025-06-11 18:30本頁(yè)面
【正文】 Variable B: std_log ic。（3）如何調(diào)用重載算符函數(shù)?68 判斷下面三個(gè)程序中是否有錯(cuò)誤，若有則指出錯(cuò)誤所在，并給出完整程序。?????????67 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。=。Q1amp。END IF。gt。lt。?????????（2）電平觸發(fā)復(fù)位信號(hào)????????.ARCHITECTURE bhv 0F DFF3 ISSIGNAL :STD_LOGIC。=。Q1amp。END IF。gt。lt。（1）邊沿觸發(fā)復(fù)位信號(hào)????????.ARCHITECTURE bhv 0F DFF3 ISSIGNAL :STD_LOGIC。66 哪一種復(fù)位方法必須將復(fù)位信號(hào)放在敏感信號(hào)表中?給出這兩種電路的VHDL描述。gt。gt。lt。=“000…000”； 其中“000…000”反映出信號(hào)Q的位寬度。 65 在VHDL?解：設(shè)Q定義成信號(hào)，一種方法：Qamp。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。 64 P128~P129 變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。 第六章61 什么是固有延時(shí)?什么是慣性延時(shí)?P150~151 答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。 第五章51 歸納利用Quartus II進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTap II測(cè)試。將計(jì)數(shù)值向端口輸出END PROCESS。lt。END IF。 計(jì)數(shù)器加一END IF。ELSIF CLK’EVENT AND CLK=‘1’ THEN 檢測(cè)時(shí)鐘上升沿IF EN=’1’ THEN –檢測(cè)是否允許計(jì)數(shù)IF CHOOSE=’1’ THEN 選擇加法計(jì)數(shù)QI:=QI+1?！?’)。BEGINIF RST=‘1’ THEN 計(jì)數(shù)器異步復(fù)位QI:=(OTHERS=amp。END CNT16。SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC。USE 。設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。E)。BB,C=amp。DD,S=amp。AA,A=amp。OUT1)； u4: MUX21 PORT MAP (B=amp。DD,Q2=amp。CC,CLK=INCK, Q1=amp。BB,A2=amp。u3: LK35 PORT MAP (A1=amp。gt。gt。gt。BB。 u2: D PORT MAP(D=amp。gt。gt。gt。gt。SIGNAL AA,BB,CC,DD: STD_LOGIC。C:OUT STD_LOGIC)。COMPONENT MUX21調(diào)用二選一選擇器聲明語(yǔ)句PORT(B,A:IN STD_LOGIC。Q:OUT STD_LOGIC)。COMPONENT D 調(diào)用D觸發(fā)器聲明語(yǔ)句PORT(D,C:IN STD_LOGIC。Q1,Q2:OUT STD_LOGIC)。ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 調(diào)用LK35聲明語(yǔ)句PORT(A1,A2:IN STD_LOGIC。E,OUT:OUT STD_LOGIC)。ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC。USE 。END ARCHITECTURE ONE。gt。gt。gt。f)。diffr,s_out=amp。sub_in,diff=amp。d,y=amp。u2: h_subber PORT MAP(x=amp。gt。gt。gt。gt。SIGNAL d,e,f: STD_LOGIC。c:OUT STD_LOGIC)。END COMPONENT。ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC。diffr,sub_out:OUT STD_LOGIC)。USE 。頂層文件：LIBRARY IEEE。END PROCESS。 NULL。WHEN OTHERS =amp。lt。=‘0’。 diffamp。 =amp。11amp。WHEN amp。lt。=‘1’。 diffamp。 =amp。10amp。WHEN amp。lt。=‘1’。 diffamp。 =amp。01amp。WHEN amp。lt。=‘0’。 diffamp。 =amp。00amp。PROCESS(xyz)BEGINCASE xyz ISWHEN amp。amp。lt。ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0)。diff,s_out::OUT STD_LOGIC)。USE 。底層文件2：LIBRARY IEEE。= a OR b。ARCHITECTURE one OF or2a ISBEGINc amp。c:OUT STD_LOGIC)。USE 。(2) 以1位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x – y sun_in = diffr)底層文件1：LIBRARY IEEE。END ARCHITECTURE ONE。=Q。PR02: PROCESS(CLK0)BEGINOUT1amp。ELSEEND IF。lt。ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC。 輸入信號(hào)OUT1:OUT STD_LOGIC)。ENTITY MULTI ISPORT(CL:IN STD_LOGIC。 LIBRARY IEEE。 END CASE。END PROCESS。=tmp。ELSE outyamp。lt。END PROCESS。=a3。ELSE tmpamp。lt。ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC。outy:OUT STD_LOGIC)。ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。LIBRARY IEEE。=‘b’。=‘a(chǎn)’和yamp。43. 圖331所示的是雙2選1多路選擇器構(gòu)成的電路MUXK，對(duì)于其中MUX21A，當(dāng)s=‘0’和’1’時(shí)，分別有yamp。END PROCESS。NULL。WHEN OTHERS =amp。lt。gt。=c。 yamp。WHEN “10” =amp。lt。gt。=a。 yamp。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” =amp。 輸入信號(hào)y:OUT STD_LOGIC)。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。LIBRARY IEEE。EDN PROCESS。=NULL。ELSE yamp。lt。quot。quot。=c。) TH EN yamp。10amp。ELSIF (S=amp。lt。quot。quot。=a。) THEN yamp。00amp。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=amp。 輸入信號(hào)y:OUT STD_LOGIC)。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。L
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