【正文】 完整程序。=。END IF。lt。=。END IF。lt。66 哪一種復(fù)位方法必須將復(fù)位信號(hào)放在敏感信號(hào)表中?給出這兩種電路的VHDL描述。gt。=“000…000”； 其中“000…000”反映出信號(hào)Q的位寬度。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。 第六章61 什么是固有延時(shí)?什么是慣性延時(shí)?P150~151 答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。將計(jì)數(shù)值向端口輸出END PROCESS。END IF。ELSIF CLK’EVENT AND CLK=‘1’ THEN 檢測(cè)時(shí)鐘上升沿IF EN=’1’ THEN –檢測(cè)是否允許計(jì)數(shù)IF CHOOSE=’1’ THEN 選擇加法計(jì)數(shù)QI:=QI+1。BEGINIF RST=‘1’ THEN 計(jì)數(shù)器異步復(fù)位QI:=(OTHERS=amp。SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。USE 。E)。DD,S=amp。OUT1)； u4: MUX21 PORT MAP (B=amp。CC,CLK=INCK, Q1=amp。u3: LK35 PORT MAP (A1=amp。gt。BB。gt。gt。SIGNAL AA,BB,CC,DD: STD_LOGIC。COMPONENT MUX21調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC。COMPONENT D 調(diào)用D觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC。ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 調(diào)用LK35聲明語句PORT(A1,A2:IN STD_LOGIC。ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC。gt。gt。diffr,s_out=amp。d,y=amp。gt。gt。SIGNAL d,e,f: STD_LOGIC。END COMPONENT。diffr,sub_out:OUT STD_LOGIC)。頂層文件：LIBRARY IEEE。 NULL。lt。 diffamp。11amp。lt。 diffamp。10amp。lt。 diffamp。01amp。lt。 diffamp。00amp。amp。ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0)。USE 。= a OR b。c:OUT STD_LOGIC)。(2) 以1位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x – y sun_in = diffr)底層文件1：LIBRARY IEEE。END ARCHITECTURE ONE。PR02: PROCESS(CLK0)BEGINOUT1amp。lt。 輸入信號(hào)OUT1:OUT STD_LOGIC)。 LIBRARY IEEE。END PROCESS。ELSE outyamp。END PROCESS。ELSE tmpamp。ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC。ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。=‘b’。43. 圖331所示的是雙2選1多路選擇器構(gòu)成的電路MUXK，對(duì)于其中MUX21A，當(dāng)s=‘0’和’1’時(shí)，分別有yamp。NULL。lt。=c。WHEN “10” =amp。gt。 yamp。 輸入信號(hào)y:OUT STD_LOGIC)。LIBRARY IEEE。=NULL。lt。quot。) TH EN yamp。ELSIF (S=amp。quot。=a。00amp。 輸入信號(hào)y:OUT STD_LOGIC)。LIBRARY IEEE。lt。lt。ENTITY mux21 IS 實(shí)體2： 2選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC。 第四章41：畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：ENTITY buf3s IS 實(shí)體1：三態(tài)緩沖器PORT (input : IN STD_LOGIC 。該類器件的編程一般稱為配置。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。35 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? P47~50答：使用BST（邊界掃描測(cè)試）規(guī)范測(cè)試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測(cè)量的功能數(shù)據(jù)。說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過對(duì)其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式），實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。 P19~23答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具有：設(shè)計(jì)輸入編輯器（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。 半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。15 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P11~12答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。l3什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? P5什么是綜合? 答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。綜合器在將VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。14在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? P7~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。固IP是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。 全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。 25 簡述在基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具，及其在整個(gè)流程中的作用。 P34~36OLMC有何功能? 輸出、寄存器輸出雙向口等。34 FPGA系列器件中的LAB有何作用? P43~45答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊LAB、嵌入式存儲(chǔ)器塊（EAB）、I/O單元、嵌入式硬件乘法器和PLL等模塊構(gòu)成；其中LAB（邏輯陣列塊）由一系列相鄰的LE（邏輯單元）構(gòu)成的；FPGA可編程資源主要來自邏輯陣列塊LAB。CPLD被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保存。大部分FPGA采用該種編程工藝。MAX II系列屬于CPLD類型的PLD器件；編程信息存于EEPROM中。 輸出端END buf3x 。選擇控制的信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’分別執(zhí)行yamp。=b、yamp。=d。 輸入選擇信號(hào)a,b,c,d:IN STD_LOGIC。quot。lt。01amp。=b。quot