【正文】 n camp。”end two。ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4)。quot。COM: PROCESS(C_ST,DATAIN)BEGINCASE C_ST ISWHEN ST0=amp。=ST1。quot。quot。Qamp。 IF DATAIN=amp。lt。quot。lt。=amp。11amp。END IF。WHEN OTHERS=amp。 82為確保例85（2進(jìn)程Mealy型狀態(tài)機(jī)）的狀態(tài)機(jī)輸出信號(hào)沒有毛刺，試用例84的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，給出兩程序的仿真波形。BEGINPROCESS(CLK,RESET) 單一進(jìn)程BEGINIF RESET=‘1’ THEN STXamp。 END IF。lt。gt。quot。quot。 END IF。lt。gt。quot。quot。IF DATAIN=‘1’ THEN Qamp。=amp。lt。END CASE。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù) CLK: IN STD_LOGIC。 8位數(shù)據(jù)輸出END ADCINT。當(dāng)ADDAamp。lt。lt。next_stateamp。STARTamp。=‘0’。=‘0’。lt。 END IF。=‘0’。lt。lt。next_stateamp。END CASE。lt。quot。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE: OUT STD_LOGIC。 定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0。=‘1’。 LOCK0amp。START0amp。=‘0’。=‘1’。lt。lt。 OE0amp。=st2。lt。next_stateamp。START0amp。=‘1’。=st0。LOCK0amp。REG:PROCESS(CLK)BEGINIF(CLK’EVENT AND CLK=‘1’) THEN current_stateamp。 END IF。USE 。END AD0809。quot。lt。方法1:信號(hào)鎖存后輸出END IF。lt。next_stateamp。OE0amp。lt。lt。=‘0’。EOC=1表明轉(zhuǎn)換結(jié)束ELSE next_stateamp。lt。gt。=‘0’。 ALE0amp。OE0amp。lt。lt。 數(shù)據(jù)輸出三態(tài)控制信號(hào)BEGINADDAamp。 8位數(shù)據(jù)輸出END ADCINT。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK: IN STD_LOGIC。方法1：將輸出信號(hào)鎖存后輸出；方法2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。END PROCESS REG。lt。lt。=‘0’。=‘1’。STARTamp。lt。=‘0’。 ALEamp。OEamp。lt。lt。=‘0’。=REGL。lt。 信號(hào)通道最低位控制信號(hào)LOCK0:OUT STD_LOGIC。USE 。00000amp。gt。 ELSE Qamp。=st0。quot。lt。 END IF。quot。lt。quot。lt。 END IF。quot。lt。ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4)。END PROCESS COM。quot。lt。IF DATAIN=amp。Qamp。quot。quot。=ST3。 WHEN ST2=amp。=ST1 。quot。lt。 THEN N_STamp。END IF。lt。Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 end if。 else c:=b。use 。程序2:Architecture one of sample isvariable a，b，c:integer。…………………Process(A, EN)Variable B: std_log ic。Q1amp。?????????（2）電平觸發(fā)復(fù)位信號(hào)????????.ARCHITECTURE bhv 0F DFF3 ISSIGNAL :STD_LOGIC。gt。gt。 65 在VHDL?解：設(shè)Q定義成信號(hào)，一種方法：Qamp。 第五章51 歸納利用Quartus II進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTap II測(cè)試。 計(jì)數(shù)器加一END IF。END CNT16。設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。AA,A=amp。BB,A2=amp。gt。gt。C:OUT STD_LOGIC)。Q1,Q2:OUT STD_LOGIC)。USE 。gt。sub_in,diff=amp。gt。c:OUT STD_LOGIC)。USE 。WHEN OTHERS =amp。 =amp。=‘1’。WHEN amp。 =amp。=‘0’。PROCESS(xyz)BEGINCASE xyz ISWHEN amp。diff,s_out::OUT STD_LOGIC)。ARCHITECTURE one OF or2a ISBEGINc amp。ELSEEND IF。ENTITY MULTI ISPORT(CL:IN STD_LOGIC。=tmp。=a3。outy:OUT STD_LOGIC)。=‘a(chǎn)’和yamp。WHEN OTHERS =amp。 yamp。=a。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。ELSE yamp。=c。lt。) THEN yamp。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。lt。 使能端output : OUT STD_LOGIC ) 。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。33 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P40~41答：FPGA（現(xiàn)場(chǎng)可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。24 FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途? P16,18 答：FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程ASIC的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。 22 IP是什么?IP與EDA技術(shù)的關(guān)系是什么? P24~26IP是什么? 答： IP與EDA技術(shù)的關(guān)系是什么? 答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與EDA、固IP、硬IP：軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。11 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系? P3~4答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。 有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。第二章21 敘述 P13~16答：(原理圖/HDL文本編輯)；；；；；。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。32 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? P33~34，40答：GAL、CPLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的PAL（可編程陣列邏輯）器件構(gòu)成。配置：基于SRAM查找表的編程單元。 輸入端enable : IN STD_LOGIC 。=a、yamp。USE 。quot。) TH EN yamp。lt。=d。 USE 。lt。gt。=d。lt。 輸入信號(hào)s0,s1:IN STD_LOGIC。lt。lt。USE 。=NOT(CL OR Q)。END PROCESS。END ENTITY or2a。ENTITY h_subber ISPORT(x,y:IN STD_LOGIC。 y。