【正文】 IBRARY IEEE。lt。lt。lt。lt。 42. 圖330所示的是4選1多路選擇器，試分別用IF_THEN語句和CASE語句的表達方式寫出此電路的VHDL程序。ENTITY mux21 IS 實體2： 2選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC。 使能端output : OUT STD_LOGIC ) 。 第四章41：畫出與下例實體描述對應(yīng)的原理圖符號元件：ENTITY buf3s IS 實體1：三態(tài)緩沖器PORT (input : IN STD_LOGIC 。 37 請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器什歸類為FPGA，那么，APEX系列屬于什么類型PLD器件? MAX II系列又屬于什么類型的PLD器件?為什么? P54~56答：APEX(Advanced Logic Element Matrix)系列屬于FPGA類型PLD器件；編程信息存于SRAM中。該類器件的編程一般稱為配置。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。CPLD一股使用此技術(shù)進行編程。35 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點? P47~50答：使用BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)。33 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P40~41答：FPGA（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的? 答：GAL（通用陣列邏輯器件）是通過對其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式），實現(xiàn)組合電路與時序電路設(shè)計的。第三章?說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的。 P19~23答：基于FPGA/CPLD的EDA設(shè)計流程中所涉及的EDA工具有：設(shè)計輸入編輯器（作用：接受不同的設(shè)計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。24 FPGA/CPLD在ASIC設(shè)計中有什么用途? P16,18 答：FPGA/CPLD在ASIC設(shè)計中，屬于可編程ASIC的邏輯器件；使設(shè)計效率大為提高，上市的時間大為縮短。 半定制法是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。 P18~19答：ASIC設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semicustom)和全定制(Fullcustom)兩種實現(xiàn)方法。硬IP提供設(shè)計的最終階段產(chǎn)品：掩模。 22 IP是什么?IP與EDA技術(shù)的關(guān)系是什么? P24~26IP是什么? 答： IP與EDA技術(shù)的關(guān)系是什么? 答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與EDA、固IP、硬IP：軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。15 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P11~12答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計)，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。l3什么是綜合?有哪些類型?綜合在電子設(shè)計自動化中的地位是什么? P5什么是綜合? 答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。綜合器將VHDL程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機融合軟硬件電子設(shè)計技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。11 EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有什么關(guān)系? P3~4答：利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的最后目標是完成專用集成電路ASIC的設(shè)計和實現(xiàn)；FPGA和CPLD是實現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。 12與軟件描述語言相比，VHDL有什么特點? P6答：編譯器將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種CPU而不能移植，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器在將VHDL(硬件描述語言)表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“翻譯”，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。 有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(3)從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。綜合在電子設(shè)計自動化中的地位是什么? 答：是核心地位（見圖13）。14在EDA技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么? P7~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。第二章21 敘述 P13~16答：(原理圖/HDL文本編輯)；；；；；。固IP是完成了綜合的功能塊，具有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。23 敘述ASIC的設(shè)計方法。 全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。 25 簡述在基于FPGA/CPLD的EDA設(shè)計流程中所涉及的EDA工具，及其在整個流程中的作用。）；HDL綜合器（作用：HDL綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標器件硬件結(jié)構(gòu)細節(jié)的信息，并在數(shù)字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機軟件等復(fù)雜結(jié)體進行優(yōu)化處理）；仿真器（作用：行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試）；適配器（作用：完成目標系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計）。 P34~36OLMC有何功能? 輸出、寄存器輸出雙向口等。32 什么是基于乘積項的可編程邏輯結(jié)構(gòu)? P33~34，40答：GAL、CPLD之類都是基于乘積項的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的PAL（可編程陣列邏輯）器件構(gòu)成。34 FPGA系列器件中的LAB有何作用? P43~45答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊LAB、嵌入式存儲器塊（EAB）、I/O單元、嵌入式硬件乘法器和PLL等模塊構(gòu)成；其中LAB（邏輯陣列塊）由一系列相鄰的LE（邏輯單元）構(gòu)成的；FPGA可編程資源主要來自邏輯陣列塊LAB。克服傳統(tǒng)的外探針測試法和“針床”夾具測試法無法對ICP58答：編程：基于電可擦除存儲單元的EEPROM或Flash技術(shù)。CPLD被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。配置：基于SRAM查找表的編程單元。大部分FPGA采用該種編程工藝。對于SRAM型FPGA來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。MAX II系列屬于CPLD類型的PLD器件；編程信息存于EEPROM中。 輸入端enable : IN STD_LOGIC 。 輸出端END buf3x 。output : OUT STD_LOGIC)。選擇控制的信號s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’分別執(zhí)行yamp。=a、yamp。=b、yamp。=c、yamp。=d。USE 。 輸入選擇信號a,b,c,d:IN