【正文】 STD_LOGIC。輸出端END ENTITY。quot。quot。lt。ELSIF (S=amp。01amp。) TH EN yamp。=b。quot。quot。lt。ELSIF (S=amp。11amp。) TH EN yamp。=d。lt。END IF。END ART。 USE 。 輸入選擇信號a,b,c,d:IN STD_LOGIC。輸出端END MUX41。gt。lt。WHEN “01” =amp。 yamp。=b。gt。lt。WHEN “11” =amp。 yamp。=d。gt。END CASE。END ART。lt。lt。試在一個結構體中用兩個進程來表達此電路，每個進程中用CASE語句描述一個2選1多路選擇器MUX21A。USE 。 輸入信號s0,s1:IN STD_LOGIC。輸出端END ENTITY。BEGINPR01:PROCESS(s0)BEGINIF s0=”0” THEN tmpamp。=a2。lt。END IF。PR02:PROCESS(s1)BEGINIF s1=”0” THEN outyamp。=a1。lt。END IF。END ARCHITECTURE ONE。，試寫出此電路的VHDL設計文件。USE 。 輸入選擇信號CLK0:IN STD_LOGIC。輸出端END ENTITY。BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Qamp。=NOT(CL OR Q)。END PROCESS。lt。END PROCESS。END PROCESS。要求：(1) 首先設計1位半減器，然后用例化語句將它們連接起來，圖332中h_suber是半減器，diff是輸出差，s_out是借位輸出，sub_in是借位輸入。USE 。ENTITY or2a ISPORT(a,b:IN STD_LOGIC。END ENTITY or2a。lt。END ARCHITECTURE one。 USE 。ENTITY h_subber ISPORT(x,y:IN STD_LOGIC。END ENTITY h_subber。BEGINxyz amp。= x amp。 y。quot。quot。gt。lt。s_outamp。=‘0’。quot。quot。gt。lt。s_outamp。=‘1’。quot。quot。gt。lt。s_outamp。=‘0’。quot。quot。gt。lt。s_outamp。=‘0’。gt。END CASE。END ARCHITECTURE ONE。USE 。ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC。END ENTITY f_subber。diff,S_out:OUT STD_LOGIC)。COMPONENT or2aPORT(a,b:IN STD_LOGIC。END COMPONENT。BEGINu1: h_subber PORT MAP(x=amp。x,y=amp。y,diff=amp。d,s_out=amp。e)。gt。gt。gt。gt。 u3: or2a PORT MAP(a=amp。f,b=amp。e,c=amp。sub_out)。END ARCHITECTURE ART。 MAX3256頂層文件LIBRARY IEEE。USE 。INC: IN STD_LOGIC。END ENTITY MAX3256。CLK:IN STD_LOGIC。END COMPONENT。CLK:IN STD_LOGIC。END COMPONENT。S:IN STD_LOGIC。END COMPONENT。BEGINu1: LK35 PORT MAP(A1=amp。INA,A2=amp。INB,CLK=INCK, Q1=amp。AA,Q2=amp。BB)。gt。CLK=amp。INCK,C=amp。INC,Q=amp。CC)。gt。gt。gt。gt。gt。gt。gt。gt。END ARCHITECTURE ONE。 ：LIBRARY IEEE。USE 。CHOOSE:IN BIT。COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0)。ARCHITECTURE ONE OF CNT16 IS BEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0)。gt。ELSIF SET=’1’ THEN計數(shù)器一步置位QI:=SETDATA。 計數(shù)器加一ELSE QI=QI1。END IF。COUTamp。=QI。END ONE。P95~P115答：1 建立工作庫文件夾和編輯設計文件；2 創(chuàng)建工程；3 編譯前設置；4 全程編譯；5 時序仿真；6 引腳鎖定；7 配置文件下載；8 打開SignalTap II編輯窗口；9 調入SignalTap II的待測信號；10 SignalTap II參數(shù)設置；11 SignalTap II參數(shù)設置文件存盤；12 帶有SignalTap II測試信息的編譯下載；13 啟動SignalTap II進行采樣與分析；14 SignalTap II的其他設置和控制方法。62 δ是什么?在VHDL中，δ有什么用處?P152答：在VHDL 在VHDL中，δ有什么用處?答：在VHDL信號賦值中未給出固有延時情況下，VHDL系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量δ正確執(zhí)行。變量的主要作用是在進程中作為臨時的數(shù)據(jù)存儲單元。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應關系。lt。第二種方法：Qamp。=(OTHERS=amp?！?’)；其中OTHERS=amp。‘0’不需要給出信號Q的位寬度，即可對Q清零。解：邊沿觸發(fā)復位信號要將復位信號放在進程的敏感信號表中。 BEGINPROCESS(RST)BEGINIF RST’EVENT AND RST=‘1’ THENamp。=(OTHERS=amp?！?’)。END PROCESS。lt。END。BEGINPROCESS(CLK)BEGINIF RST=‘1’ THENamp。=(OTHERS=amp?！?’)。END PROCESS。lt。END。（2）重載算符有何用處? 用于兩個不同類型的操作數(shù)據(jù)自動轉換成同種數(shù)據(jù)類型，并進行運算處理。程序1:Signal A,EN : std_logic。Beginif EN=l then Bamp。=A。 將“Bamp。=A”改成“B:=A”end process。begincamp。=a+b。lt。程序3:library ieee。 entity mux21 isPORT(a,b:in std_logic。c:out std_logle。 將“。 將“sam2”改成“entity mux21”architecture one of mux2l isbegin增加“process(a,b,sel) begin”if sel= ‘0’ then c:=a。 end if。lt。 else camp。=b?！? 增加“end process。 將“two”改成“architecture one” 72 LPM_ROM、LPM_RAM、LPM_FIFO等模塊與FPGA中嵌入的EAB、ESB、M4K有怎樣的聯(lián)系? 答：ACEXlK系列為EAB；APEX20K系列為ESB；Cyclone系列為M4K第八章81仿照例81，將例84單進程用兩個進程，即一個時序進程，一個組合進程表達出來。USE 。CLK,RST: IN STD_LOGIC。END MOORE1。SIGNAL C_ST,N_ST: ST_TYPE。lt。 Qamp。=amp。0000amp。ELSIF CLK’EVENT AND CLK=‘1’ THENC_STamp。=N_ST。END PROCE