【正文】 THEN N_ST=ST3。END IF。 WHEN ST1= IF DATAIN=11 THEN N_ST=ST2。 END IF。 COM: PROCESS(C_ST,DATAIN) BEGIN CASE C_ST IS WHEN ST0= IF DATAIN=10 THEN N_ST=ST1。 END IF。139。 ELSIF CLK39。 THEN C_ST=ST0。 BEGIN REG: PROCESS(CLK,RST) BEGIN IF RST=39。 ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY MOORE1 IS PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。解：【例 84】的改寫如下： LIBRARY IEEE。” end two。 end if。 then c=a。 應改成“if sel= 39。 else c:=b。039。)” 改成“) ” end sam2。)。 sel:in std_loglc。 use 。 將“c=a+b”改成 “c:=a+b” end。 程序 2: Architecture one of sample is variable a，b，c:integer。 end if。 ………………… Process(A, EN) Variable B: std_log ic。 68 判斷下面三個程序中是否有錯誤，若有則指出錯誤所在，并給出完整程序。 （2）重載算符有何用處? 用于兩個不同類型的操作數據自動轉換成同種數據類型，并進行運算處理。 END。 END PROCESS。 THEN =(OTHERS=‘0’)?！?）電平觸發(fā)復位信號……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL :STD_LOGIC。 Q1=。 END IF。 BEGIN PROCESS(RST) BEGIN IF RST’EVENT AND RST=‘139。解：邊沿觸發(fā)復位信號要將復位信號放在進程的敏感信號表中。第二種方法：Q=(OTHERS=‘0’)；其中 OTHERS=‘0’不需要給出信號 Q的位寬度，即可對 Q 清零。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應關系。變量的主要作用是在進程中作為臨時的數據存儲單元。變量不能將信息帶出對它做出定義的當前結構。 64 說明信號和變量的功能特點，以及應用上的異同點。 62 δ 是什么?在 VHDL 中，δ 有什么用處?P152δ 是什么? 答：在 VHDL 仿真和綜合器中，默認的固有延時量（它在數學上是一個無窮小量） ，被稱為 δ 延時。P95~P115答：1 建立工作庫文件夾和編輯設計文件；2 創(chuàng)建工程；3 編譯前設置；4 全程編譯；5 時序仿真；6 引腳鎖定；7 配置文件下載；8 打開 SignalTap II 編輯窗口；9 調入 SignalTap II的待測信號；10 SignalTap II 參數設置；11 SignalTap II 參數設置文件存盤；12 帶有 SignalTap II 測試信息的編譯下載；13 啟動 SignalTap II 進行采樣與分析；14 SignalTap II 的其他設置和控制方法。END ONE。 COUT=QI。END IF。 計數器加一 ELSE QI=QI1。139。 ELSIF CLK39。)。 THEN 計數器異步復位 QI:=(OTHERS=39。 BEGINIF RST=39。END CNT16。 SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC。USE 。設計含有異步清零和計數使能的 16 位二進制加減可控計數器。u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)；u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E)。u2: D PORT MAP(D=BB。SIGNAL AA,BB,CC,DD: STD_LOGIC。C:OUT STD_LOGIC)。COMPONENT MUX21調用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC。Q:OUT STD_LOGIC)。COMPONENT D 調用 D 觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC。Q1,Q2:OUT STD_LOGIC)。ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 調用 LK35 聲明語句PORT(A1,A2:IN STD_LOGIC。E,OUT:OUT STD_LOGIC)。ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC。USE 。，寫出頂層文件 的 VHDL 設計文件。END ARCHITECTURE ONE。u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f)。SIGNAL d,e,f: STD_LOGIC。c:OUT STD_LOGIC)。END COMPONENT。ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC。diffr,sub_out:OUT STD_LOGIC)。 USE 。頂層文件： 實現(xiàn)一位全減器LIBRARY IEEE。END PROCESS。WHEN OTHERS = NULL。s_out=39。WHEN 11 = diff=39。s_out=39。WHEN 10 = diff=39。s_out=39。WHEN 01 = diff=39。s_out=39。PROCESS(xyz)BEGIN CASE xyz ISWHEN 00 = diff=39。BEGINxyz = x amp。END ENTITY h_subber。ENTITY h_subber ISPORT(x,y:IN STD_LOGIC。USE 。END ARCHITECTURE one。END ENTITY or2a。ENTITY or2a ISPORT(a,b:IN STD_LOGIC。USE 。要求： (1) 首先設計 1 位半減器，然后用例化語句將它們連接起來，圖 332 中 h_suber 是半減器，diff 是輸出差，s_out 是借位輸出，sub_in 是借位輸入。END PROCESS。END PROCESS。END PROCESS。BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q=NOT(CL OR Q)。輸出端END ENTITY。 輸入選擇信號 CLK0:IN STD_LOGIC。USE 。 D 觸發(fā)器的時序電路，試寫出此電路的 VHDL 設計文件。END ARCHITECTURE ONE。END IF。PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy=a1。END IF。BEGINPR01:PROCESS(s0)BEGINIF s0=”0” THEN tmp=a2。輸出端END ENTITY。 輸入信號 s0,s1:IN STD_LOGIC。USE 。試在一個結構體中用兩個進程來表達此電路，每個進程中用 CASE 語句描述一個 2 選 1 多路選擇器 MUX21A。和 y=39。時，分別有 y=39。和39。43. 圖 331 所示的是雙 2 選 1 多路選擇器構成的電路 MUXK，對于其中 MUX21A，當 s=39。END PROCESS。WHEN OTHERS =NULL。WHEN “10” = y=c。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” = y=a。 輸入信號 y:OUT STD_LOGIC)。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。LIBRARY IEEE。EDN PROCESS。ELSE y=NULL。ELSIF (S=10) TH EN y=c。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)