【正文】 內(nèi)部節(jié)點(diǎn)無法測試的難題。CPLD 被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。大部分 FPGA 采用該種編程工藝。MAX II 系列屬于 CPLD類型的 PLD 器件 ；編程信息存于 EEPROM 中。 輸出端END buf3x 。選擇控制的信號s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR；當(dāng)s1=39。；s1=39。；s1=39。和s1=39。分別執(zhí)行 y=a、y=b、y=c、y=d。 輸入選擇信號 a,b,c,d:IN STD_LOGIC。ELSIF (S=01) TH EN y=b。END IF。USE 。輸出端END MUX41。WHEN “11” = y=d。END ART。139。b39。ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC。END PROCESS。END PROCESS。 LIBRARY IEEE。 輸入信號 OUT1:OUT STD_LOGIC)。ELSEEND IF。END ARCHITECTURE ONE。 (2) 以 1 位全減器為基本硬件，構(gòu)成串行借位的 8 位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x – y sun_in = diffr)底層文件 1： 實(shí)現(xiàn)或門操作LIBRARY IEEE。 c:OUT STD_LOGIC)。底層文件 2： 實(shí)現(xiàn)一位半減器LIBRARY IEEE。diff,s_out::OUT STD_LOGIC)。 y。039。139。039。039。END ARCHITECTURE ONE。ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC。diff,S_out:OUT STD_LOGIC)。END COMPONENT。u3: or2a PORT MAP(a=f,b=e,c=sub_out)。 MAX3256 頂層文件LIBRARY IEEE。INC: IN STD_LOGIC。CLK:IN STD_LOGIC。CLK:IN STD_LOGIC。S:IN STD_LOGIC。BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB)。END ARCHITECTURE ONE。USE 。 COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0)。139。ELSIF SET=’1’ THEN計(jì)數(shù)器一步置位QI:=SETDATA。 THEN 檢測時鐘上升沿 IF EN=’1’ THEN –檢測是否允許計(jì)數(shù)IF CHOOSE=’1’ THEN 選擇加法計(jì)數(shù) QI:=QI+1。END IF。第五章51 歸納利用 Quartus II 進(jìn)行 VHDL 文本輸入設(shè)計(jì)的流程：從文件輸入一直到 SignalTap II 測試。在 VHDL 中，δ 有什么用處 ?答：在 VHDL 信號賦值中未給出固有延時情況下，VHDL 仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量 δ；使并行語句和順序語句中的 并列賦值邏輯 得以正確執(zhí)行。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時行為。 65 在 VHDL 設(shè)計(jì)中，給時序電路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè) Q 定義成信號，一種方法：Q=“000…000” ； 其中“000…000”反映出信號 Q 的位寬度。（1）邊沿觸發(fā)復(fù)位信號……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL :STD_LOGIC。 END PROCESS。 BEGIN PROCESS(CLK) BEGIN IF RST=‘139。 Q1=。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。 Begin if EN=l then B=A。 begin c=a+b。 entity mux21 is PORT(a,b:in std_logic。 將“。 then c:=a。039?！? 增加“end process。 USE 。 END MOORE1。139。EVENT AND CLK=39。 END PROCESS REG。 Q=1001。 Q=0101。 Q=1100。 Q=0010。 Q=1001 。 END behav。 ENTITY MEALY1 IS PORT(CLK,DATAIN,RESET: IN STD_LOGIC。 SIGNAL STX: states。 ELSIF CLK39。139。139。 WHEN st1= IF DATAIN=39。 IF DATAIN=39。 END IF。 END IF。 ELSE Q=10011 。 THEN STX=st4。 THEN Q=11011。139。139。 WHEN OTHERS= STX=st0。 END PROCESS。 USE 。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE:OUT STD_LOGIC。 信號通道最低位控制信號 LOCK0:OUT STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state,next_state: states:=st0。139。139。039。039。 0809 初始化 WHEN st1= ALE=39。LOCK=39。 next_state=st2 。039。039。EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state=st2。START=39。OE=39。039。139。 WHEN OTHERS=next_state=st0。EVENT AND CLK=39。 END PROCESS REG。EVENT THEN REGL=D。 85 在不改變原代碼功能的條件下用兩種方法改寫例 82，使其輸出的控制信號(ALE、START、OE、LOCK)沒有毛刺。 ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 8 個模擬信號通道地址鎖存信號 START: OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時鐘 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。 轉(zhuǎn)換開始信號 SIGNAL OE0: STD_LOGIC。039。 LOCK0=LOCK。039。039。START0=39。OE0=39。039。039。139。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE0=39。LOCK=39。 next_state=st4。039。139。 IF CLK39。START=START0。 END PROCESS COM。) THEN current_state=next_state。139。 END PROCESS LATCH1。 ENTITY AD0809 IS PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 CONSTANT st1: STD_LOGIC_VECTOR(4 DOWNTO 0):=11000。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。Q=REGL。LOCK=current_state(1)。 啟動采樣 WHEN st2= IF(EOC=39。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 END IF。 END CASE。139。 由信號 current_state 將當(dāng)前狀態(tài)值帶出此進(jìn)程：REG LATCH1: PROCESS(LOCK)此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 END IF