fpga設計經(jīng)驗ppt課件-資料下載頁
2025-01-17 15:28本頁面
【正文】 A/CPLD中的一些設計方法 ?推薦： ? 可以用高頻時鐘來驅動一移位寄存器，待延時信號作數(shù)據(jù)輸入，按所需延時正確設置移位寄存器的級數(shù)，移位寄存器的輸出即為延時后的信號。此方法產(chǎn)生的延時信號與原信號比有誤差，誤差大小由高頻時鐘的周期來決定。對于數(shù)據(jù)信號的延時，在輸出端用數(shù)據(jù)時鐘對延時后信號重新采樣，就可以消除誤差； FPGA/CPLD中的一些設計方法 ? 如何提高系統(tǒng)的運行速度 ? 同步電路的速度是指同步時鐘的速度。同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間處理的數(shù)據(jù)量就愈大 . FPGA/CPLD中的一些設計方法 FPGA/CPLD中的一些設計方法 ?我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（ pipelining）技術的基本原理。 FPGA/CPLD中的一些設計方法 FPGA/CPLD中的一些設計方法 ? 信號輸出 ? 當你需要將 FPGA/CPLD內(nèi)部的信號通過管腳輸出給外部相關器件的時候，如果不影響功能最好是將這些信號通過用時鐘鎖存后輸出。 ? 因為通常情況下一個板子是工作于一種或兩種時鐘模式下，與FPGA/CPLD相連接的芯片的工作時鐘大多數(shù)情形下與 FPGA的時鐘同源，如果輸出的信號經(jīng)過時鐘鎖存可以起到如下的作用： ? ?? 容易滿足芯片間信號連接的時序要求； ? ?? 容易滿足信號的建立保持時間； FPGA/CPLD中的一些設計方法 FPGA/CPLD中的一些設計方法 ? 寄存異步輸入信號 ? 我們在日常的設計工作中， FPGA/CPLD總是要與別的芯片相連接的，F(xiàn)PGA/CPLD會給別的芯片輸出信號，同時也要處理別的芯片送來的信號，這些信號往往對 FPGA/CPLD內(nèi)部的時鐘系統(tǒng)而言是異步的，為了可靠的采樣到這些輸入信號，建議將這些輸入信號使用相應的時鐘鎖存后在處理，這樣做： ? ?? 將原來的異步信號轉化成同步來處理； ? ?? 去除輸入信號中的毛刺（特別是對于數(shù)據(jù)總線）；
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