fpga設(shè)計(jì)經(jīng)驗(yàn)ppt課件(存儲(chǔ)版)
【正文】 II開(kāi)發(fā)ＦＰＧＡ?xí)r，可以通過(guò)插入一些ＬＣＥＬＬ原語(yǔ)來(lái)產(chǎn)生一定的延時(shí)，但這樣形成的延時(shí)在ＦＰＧＡ芯片中并不穩(wěn)定，會(huì)隨溫度等外部環(huán)境的改變而改變，因此并不提倡這樣做。 FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA/CPLD中的一些設(shè)計(jì)方法 ? 信號(hào)輸出 ? 當(dāng)你需要將 FPGA/CPLD內(nèi)部的信號(hào)通過(guò)管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號(hào)通過(guò)用時(shí)鐘鎖存后輸出。在硬件描述語(yǔ)言中有關(guān)鍵詞 Wait for xx ns，需要說(shuō)明的是該語(yǔ)法是僅僅用于仿真而不能用于綜合的，可綜合的延時(shí)方法有： ? ?? 使信號(hào)經(jīng)過(guò)邏輯門(mén)得到延時(shí)（如非門(mén)）； ? ?? 使用器件提供的延時(shí)單元（如 Altera公司的 LCELL， Xilinx公司的）； FPGA/CPLD中的一些設(shè)計(jì)方法 ? 當(dāng)需要對(duì)某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非門(mén)或其它門(mén)電路，此方法在分離電路中是可行的。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。 ? 邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。 FPGA/CPLD中的一些設(shè)計(jì)方法 ? 全局時(shí)鐘 ? 對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘 (或同步時(shí)鐘 )是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?如何處理毛刺 ?是利用 D觸發(fā)器的 D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn) ?常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?清除和置位信號(hào) ?異步清 0 ?同步清 0 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?觸發(fā)器和鎖存器 ?觸發(fā)器的語(yǔ)言描述： ?always (posedge clk) ?begin Q=d。數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?建立時(shí)間和保持時(shí)間 ? 建立時(shí)間（ setup ti
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