fpga設(shè)計經(jīng)驗ppt課件(編輯修改稿)
2025-02-13 15:28 本頁面
【文章內(nèi)容簡介】 些設(shè)計方法 ? 門控時鐘 ? 在許多應(yīng)用中，整個設(shè)計項目都采用外部的全局時鐘是不可能或不實際的。 ? 如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作： ? ?? 驅(qū)動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。 ? 邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。 FPGA/CPLD中的一些設(shè)計方法 FPGA/CPLD中的一些設(shè)計方法 ?我們往往可以將門控時鐘轉(zhuǎn)換成全局時鐘以改善設(shè)計項目的可靠性。 FPGA/CPLD中的一些設(shè)計方法 FPGA/CPLD中的一些設(shè)計方法 ? 多級邏輯時鐘 ? 當(dāng)產(chǎn)生門控時鐘的組合邏輯超過一級 (即超過單個的“與”門或“或”門 )時，證設(shè)計項目的可靠性變得很困難。即使樣機或仿真結(jié)果沒有顯示出靜態(tài)險象，但實際上仍然可能存在著危險。通常，我們不應(yīng)該用多級組合邏輯去鐘控 PLD設(shè)計中的觸發(fā)器。 FPGA/CPLD中的一些設(shè)計方法 ?行波時鐘 ? 即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。如果仔細(xì)地設(shè)計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關(guān)的定時計算變得很復(fù)雜。行波時鐘在行波鏈上各觸發(fā)器的時鐘之間產(chǎn)生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統(tǒng)的實際速度下降。 ? 多時間之間會發(fā)生數(shù)據(jù)交換 ? FPGA/CPLD中的一些設(shè)計方法 ? Eg:在我們?nèi)粘５脑O(shè)計中很多情形下會用到需要分頻的情形，好多人的做法是先用高頻時鐘計數(shù)，然后使用計數(shù)器的某一位輸出作為工作時鐘進(jìn)行其他的邏輯設(shè)計。其實這樣的方法是不規(guī)范的。 ? always @(posedge clk) ? begin ? counter = counter + 1。 ? end ? always @(posedge counter[1]) ? a=b。
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