fpga設(shè)計(jì)經(jīng)驗(yàn)ppt課件(更新版)
【正文】 個(gè)基本概念 ?冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象 ? 信號(hào)在 FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。 ?end 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念 ?鎖存器的語言描述 ?always (posedge clk) ?begin if(en==1) Q=d。在 PLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。 FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA/CPLD中的一些設(shè)計(jì)方法 ?我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。 ? 多時(shí)間之間會(huì)發(fā)生數(shù)據(jù)交換 ? FPGA/CPLD中的一些設(shè)計(jì)方法 ? Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多人的做法是先用高頻時(shí)鐘計(jì)數(shù)，然后使用計(jì)數(shù)器的某一位輸出作為工作時(shí)鐘進(jìn)行其他的邏輯設(shè)計(jì)。但在ＦＰＧＡ中，開發(fā)軟件在綜合設(shè)計(jì)時(shí)會(huì)將這些門當(dāng)作冗余邏輯去掉，達(dá)不到延時(shí)的效果。 ? 因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與FPGA/CPLD相連接的芯片的工作時(shí)鐘大多數(shù)情形下與 FPGA的時(shí)鐘同源，如果輸出的信號(hào)經(jīng)過時(shí)鐘鎖存可以起到如下的作用： ? ?? 容易滿足芯片間信號(hào)連接的時(shí)序要求； ? ?? 容易滿足信號(hào)的建立保持時(shí)間； FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA/CPLD中的一些設(shè)計(jì)方法 ? 寄存異步輸入信號(hào) ? 我們?cè)谌粘５脑O(shè)計(jì)工作中， FPGA/CPLD總是要與別的芯片相連接的，F(xiàn)PGA/CPLD會(huì)給別的芯片輸出信號(hào)，同時(shí)也要處理別的芯片送來的信號(hào)，這些信號(hào)往往對(duì) FPGA/CPLD內(nèi)部的時(shí)鐘系統(tǒng)而言是異步的，為了可靠的采樣到這些輸入信號(hào)，建議將這些輸入信號(hào)使用相應(yīng)的時(shí)鐘鎖存后在處理，這樣做： ? ?? 將原來的異步信號(hào)轉(zhuǎn)化成同步來處理； ? ?? 去除輸入信號(hào)中的毛刺（特別是對(duì)于數(shù)據(jù)總線）；
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