【文章內(nèi)容簡介】 ? 與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量n的增加成 2n指數(shù)級增長。因此 PROM一般只用于數(shù)據(jù)存儲器，不適于實現(xiàn)邏輯函數(shù)。 ? EPROM和 EEPROM 設(shè)計中心 2022年 6月 1日星期三 用 PROM實現(xiàn)組合邏輯電路功能 實現(xiàn)的函數(shù)為： BABAF ????1 BABAF ????2 BAF ??3固定連接點 （與） 編程連接點 （或） 設(shè)計中心 2022年 6月 1日星期三 PAL結(jié)構(gòu) ? 與陣列可編程使輸入項增多，或陣列固定使器件簡化。 ? 或陣列固定明顯影響了器件編程的靈活性 設(shè)計中心 2022年 6月 1日星期三 PLA結(jié)構(gòu) ? PLA的內(nèi)部結(jié)構(gòu)在簡單 PLD中有最高的靈活性 。 設(shè)計中心 2022年 6月 1日星期三 BnAn“或”陣列（固定）SnCn+ 1“與”陣列( 可編程 )CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS???????? 1AnBnCn AnBnCn AnBnCn AnBnCn AnBn AnCn BnCn 用 PAL實現(xiàn)全加器 設(shè)計中心 2022年 6月 1日星期三 GAL結(jié)構(gòu) ? GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（ OLMC）代替固定的或陣列?？梢詫崿F(xiàn)時序電路。 邏輯宏單元 OLMC 設(shè)計中心 2022年 6月 1日星期三 GAL器件的 OLMC ? 每個 OLMC包含或陣列中的一個或門 ? 組成： – 異或門：控制輸出信號的極性 – D觸發(fā)器：適合設(shè)計時序電路 – 4個多路選擇器 輸出使能選擇 反饋信號選擇 或門控制選擇 輸出選擇 設(shè)計中心 2022年 6月 1日星期三 CPLD和 FPGA ? 目前 PLD主要是指 CPLD和 FPGA器件，并被應(yīng)用在不同的高科技研發(fā)領(lǐng)域，如數(shù)字電路設(shè)計、微處理器系統(tǒng)、 DSP、電信、可重構(gòu)計算機及 ASIC設(shè)計。 ? 由于可編程邏輯器件以 EEPROM、 SRAM或Flash工藝為基礎(chǔ)，用戶可以通過計算機對芯片進行編程，大大降低成本和縮短開發(fā)時間。 設(shè)計中心 2022年 6月 1日星期三 CPLD ? 復(fù)雜可編程邏輯器件 CPLD（ Complex Programmable Logic Device） 是由 PAL或 GAL發(fā)展來的。 規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。 ? CPLD主要是由可編程邏輯宏單元（ LMC， Logic Macro Cell）、可編程互連距陣單元（ PIA）及I/O控制塊組成。 ? CPLD利用 VLSI的密度產(chǎn)生更通用的能實現(xiàn) PCB板上幾個簡單 PAL互連功能 的器件，是 PAL/PROM這類范例的擴展。 ? CPLD為 PAL構(gòu)造。 設(shè)計中心 2022年 6月 1日星期三 CPLD特點 ? CPLD是粗顆粒的 PLD 乘積項可以很大 ,可以實現(xiàn)十分復(fù)雜的邏輯電路 —CPLD名稱的來歷 ? 相對 FPGA的細顆粒來說， CPLD邏輯塊規(guī)模大，功能強，完成復(fù)雜邏輯只需較少的功能塊和內(nèi)部連線，因而能獲得較好的性能。 優(yōu)點： ? 有利于控制密集型系統(tǒng) ? Pin to Pin延時固定 ? Pin 到宏單元延時固定 設(shè)計中心 2022年 6月 1日星期三 ? CPLD特點適合處理并行控制邏輯 ? CPLD適合高速 DSP ? CPLD缺點：功耗大 CPLD特點 設(shè)計中心 2022年 6月 1日星期三 CPLD 邏輯陣列模塊 連線資源 I/O單元 設(shè)計中心 2022年 6月 1日星期三 宏單元內(nèi)部結(jié)構(gòu) 乘積項邏輯陣列 乘積項選擇矩陣 可編程 觸發(fā)器 設(shè)計中心 2022年 6月 1日星期三 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 ? 以一個簡單的電路為例 ,具體說明 PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則 f=(A+B)*C*(!D)=A*C*!D + B*C*!D 設(shè)計中心 2022年 6月 1日星期三 ? PLD將以下面的方式來實現(xiàn)組合邏輯 f 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 ?A,B,C,D由 PLD芯片的管腳輸入后進入可編程連線陣列（ PIA)，在內(nèi)部會產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個輸出。圖中每一個叉表示相連（可編程熔絲導通），所以得到： f= f1 + f2 = (A*C*!D) + (B*C*!D) 。 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 ?電路中 D觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程 D觸發(fā)器來實現(xiàn)。時鐘信號 CLK由 I/O腳輸入后進入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端?？删幊逃|發(fā)器的輸出與 I/O腳相連，把結(jié)果輸出到芯片管腳。 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 ?一個很簡單的電路，只需要一個宏單元就可以完成。但對于一個復(fù)雜的電路，一個宏單元是不能實現(xiàn)的，這時就需要通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入。這樣 PLD就可以實現(xiàn)更復(fù)雜邏輯。 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 ?基于乘積項的 PLD基本都是由 EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。 乘積項結(jié)構(gòu) PLD邏輯實現(xiàn)原理 設(shè)計中心 2022年 6月 1日星期三 可編程的 I/O單元 ? 能兼容 TTL和 CMOS多種接口和電壓標準 ? 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 ? 能提供適當?shù)尿?qū)動電流 ? 降低功耗，防止過沖和減少電源噪聲 ? 支持多種接口電壓（降低功耗） – ～ ,5V – , – ,internal ,I/ – ,internal ,I/ and 設(shè)計中心 2022年 6月 1日星期三 可編程連線陣列 ? 在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網(wǎng)絡(luò) ? CPLD中一般采用固定長度