fpga設計流程ppt課件(編輯修改稿)
2025-06-01 12:14 本頁面
【文章內(nèi)容簡介】 Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Synthesis ?綜合將行為級描述轉(zhuǎn)化成門級描述 ? FPGA廠商提供的開發(fā)工具綜合效果都不太好，屬于入門級 ?綜合應在第三方工具上完成 ? PC平臺上常用的綜合工具： Leonardo Spectrum（ Mentor Graphics） 推薦 Syplify Pro（ Syplicity） Constraints（ Synthesis） Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Constraints（ Synthesis） ?綜合階段的約束通常只有時間約束 ?綜合階段的約束條件并不是必須滿足，在布局布線階段會對設計進一步優(yōu)化 ?綜合階段的約束將傳遞到布局布線階段 綜合的輸出 ? EDIF網(wǎng)表，供布局布線用 ? VHDL/Verilog網(wǎng)表，供門級仿真用 ?約束文件，傳遞給布局布線工具 Gate level Simulation Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Gate level Simulation ?門級
教學課件相關推薦
鄂ICP備17016276號-1