fpga設(shè)計(jì)流程ppt課件(完整版)
【正文】 ?從供應(yīng)商獲得 VRAM的模型 ?對 MCF5307的總線接口進(jìn)行行為建模 ?編寫 Testbench，描述虛擬 PCB ?只需要給出 CPU的訪問序列，不需要關(guān)心VRAM的響應(yīng)時(shí)序 ?可以進(jìn)行大數(shù)據(jù)量仿真 仿真工具 ? FPGA廠商提供的開發(fā)工具仿真功能很弱，只提供波形輸入，屬于入門級 ? PC平臺(tái)上的仿真工具： Active HDL （ Aldec） 推薦 ModelSim （ Mentor Graphics） Synthesis Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Synthesis ?綜合將行為級描述轉(zhuǎn)化成門級描述 ? FPGA廠商提供的開發(fā)工具綜合效果都不太好，屬于入門級 ?綜合應(yīng)在第三方工具上完成 ? PC平臺(tái)上常用的綜合工具： Leonardo Spectrum（ Mentor Graphics） 推薦 Syplify Pro（ Syplicity） Constraints（ Synthesis） Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。R在廠商開發(fā)工具中進(jìn)行 Constraints（ Pamp。R Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Timing Simulation ?時(shí)序仿真驗(yàn)證 Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation
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